一、开关电容积分器原理典型的开关电容积分器如图所示它由单端运算放大器、采样电容 CS、积分电容 CI 以及开关组成。其中Φ1、Φ2 是两个非交叠的时钟积分器由 Φ1、Φ2 控制工作。在一个工作周期内积分器分为采样相位和积分相位对应时钟 Φ1 的高电平和 Φ2 的高电平。在采样相位时,积分器对输入进行采样,采样电容 Cs 上的电荷为:积分电容 CI 上的电荷为:其中Vin(n-1)是积分器本周期开始的输入Vout(n-1)是积分器上一工作周期结束时的输出。在积分器进入积分相位后采样电容 CS 左极板接地,此时位于采样电容上的电荷归零由于电荷守恒定律原来的电荷将全都转移至积分电容 CI积分电容上的电荷变化量 ΔQ 为:此时积分器的当前输出 Vout(n)为:积分器输出 Vout 在 z 域上的函数为:可以得到积分器在 z 域上的传递函数为:二、调制器非理想因素在开关电容 Sigma-Delta 调制器的实现中主要的非理想因素如图所示。根据非理想因素所影响的 Sigma-Delta调制器电路模块进行分类可分为1)放大器输出摆幅、有限增益、动态限制、电路噪声。2)开关导通电阻、热噪声、电荷注入、时钟馈通。3)电容失配和非线性。4)多位模/数转换器和数/模转换器失调误差、增益误差和非线性。5)时钟抖动。1.电容1.1 电容失配在实际的电路中电容或多或少会存在一定的失配与SAR ADC和流水线型ADC不同∆∑调制器能够容忍较大的电容失配以下图为例噪声传递函数NTF和信号传递函数分别为令C2C1ΔC因此将替换为,可以计算出第二个因子的模值。可以看到电容失配只是稍微改变了NTF基本上没有影响。1.2 电容大小电容太小容易引起KT/C噪声增大使得ADC噪底抬高见2.1电容太大的话容易让电路充电时间太长建立误差增加ADC有效位数被限制在采样电容上。采样电电路输出电压为建立误差为当VinVref时建立误差最大且一般要求建立误差被限制在1/2个LSB以下此处取1/4个LSB对于N位ADC可以得到2.开关2.1 KT/C噪声KTC噪声是由电容两端电荷载流子的热随机运动引起的热噪声其幅度与温度成正比、与电容成反比。它是一种白噪声,在开关电容结构的积分器中开关的导通电阻Ron和采 样电容 Cs 为串联关系由组成的 RC 网络的传输函数可以表示为导通电阻Ron等效热噪声为:经过该 RC 网络系统的噪声为:总的噪声功率为:可以看到噪声与电阻大小无关只和电容大小有关。热噪声可以看作白噪声均匀分布在频带上因此带宽内的热噪声可以看作KT/C*OSR因此对于达到同样精度的sar adc和sd adc来说sd adc的采样电容可以只有sar adc的1/OSR因此设计更宽容。对于过采样率为OSR有效位数为N位的ADC想要KT/C噪声小于1/4的量化噪声有2.2 开关导通电阻开关电阻之所以会引起非线性根本原因在于开关通常是 MOS 管的导通电阻 Ron本身并不是一个固定值而是随输入信号幅度动态变化的。采样电容 C2与开关电阻 Ron构成了一个 RC 充放电回路。时间常数为 τRon (Vin)C2。由于时钟采样相的时间 tsample 是固定的在采样结束的瞬间电容 C2两端的电压 Vsample 为如果 Ron是常数公式里的指数项就是一个纯粹的线性比例采样电压 Vsample 会与输入Vin 完美成比例。但是由于 Ron是Vin 的函数这个指数项就变成了一个非线性函数。对这个复杂的指数函数进行泰勒级数展开会发现它包含 Vin的一次方、二次方、三次方乃至更高次方项这些高次项就是“非线性”的数学来源。2.3 电荷注入以 NMOS 开关为例。导通时沟道里会形成一层反型层电荷当开关断开时这些电荷必须消散一部分会流回源极另一部分会注入到采样电容上。如果注入的电荷是恒定的就只会引起直流失调。这个失调很容易在校准中去除对有效位数没威胁。但电荷注入量跟 VGS 和VTH 有关而 VTH 受衬底效应影响与输入信号幅度相关VGS 也随输入变化。结果就是注入到采样电容上的电荷随输入信号变化从而引入增益误差和非线性失真谐波。这些非线性产物落在信号带内直接破坏 SFDR 和 SNR吃掉有效位数。设采样电容为 Cs注入电荷量为 ΔQ则产生的误差电压为如果 ΔQ 中有与输入信号 Vin 相关的部分 ΔQsig(Vin)就会导致增益误差输出幅度的斜率改变。非线性传递函数不再是理想的线性出现二次、三次谐波。比如一个 16 位 ADC满量程 2 V1 LSB 约 30.5 μV。如果信号相关的电荷注入导致的非线性误差折算到输入端为 30 μV 量级就会直接损失约 1 位有效位数。在高速高精度应用中电荷注入往往是限制 SFDR 到 90100 dB 以下的主因之一。在SDADC中一般采用底极板采样非交叠时钟来减小电荷注入的影响。2.4时钟馈通以 NMOS 采样开关为例。栅极驱动时钟在跳变时会通过栅-漏交叠电容 Cov以及栅-源交叠电容但漏极通常连接采样电容耦合到采样电容 Cs 上。耦合的电荷量为:其中 ΔVCLK 是时钟的摆幅。这个电荷直接注入到 Cs产生误差电压Cov 本身是电压的函数栅-漏电压变化而且开关源极电压是输入信号 Vin。这使得耦合电容 Cov 随输入信号变化导致 Verr 成为 Vin 的函数引入增益误差和非线性失真。解决方案①全差分结构差分信号通路中时钟馈通在差分两端同时发生。如果版图完全对称馈通产生的误差是共模信号。后级全差分运放的共模抑制比CMRR会将其压制到微乎其微。②底极板采样注入的电荷量虽然存在但几乎与输入信号无关因栅-源电压固定。此时产生的只是一个固定的直流失调可以轻松校准。③互补 CMOS 开关传输门当尺寸设计得当时NMOS 和 PMOS 栅极时钟馈通产生的电荷极性相反可相互抵消。④减小交叠电容采样开关使用最小沟道长度以减小WLov 交叠面积从而降低 Cov。但最小长度开关的沟道长度调制效应更强可能带来更大的电荷注入非线性。⑤增加采样电容 Cs3. 运放3.1 噪声第一级积分器的运放噪声直接叠加在输入信号上不经任何整形是限制高精度 SD ADC 信噪比的天花板之一后级运放噪声则被环路大幅抑制可以逐级放宽。可以将运放噪声与KT/C噪声同样看待在采样时混叠进奈奎斯特带然后只有落入信号带宽内的那一部分才会影响 SNR。这部分噪声功率会被过采样率稀释其中 vn,op2是运放输入参考噪声的总功率。在高精度应用可以加斩波电路降低带内1/f噪声。3.2 增益运放有限增益会引发两种效应其一就是增益误差如下图所示积分器闭环增益公式可表示为由公式可以看出只要运放增益够高闭环增益误差基本可以忽略不计。另一方面是影响积分器的传递函数导致噪声整形效果变弱。此处用图a来表示离散时间积分器用一个阻值为的连续时间电阻近似模拟C2的功能如图b。因此Vout可表示为公式表示在输入频率极低的情况下积分器的增益并非无穷大而是等于-A0并且电路存在一个极点所以必须确定非理想积分器会如何影响∆∑环路中的噪声整形过程。我们知道理想积分器所具有的无限大的环路增益能够有效抑制极低频范围内的量化噪声。而-Ao所具有的有限增益则无法实现这种抑制效果。参考图c可以得出噪声传递函数可以看到函数在-1/[(1A0)R1C1]处有一个零点在-1/(R1C1)处有一个极点幅频特性曲线如图d。低于该零点频率的噪声只会被抑制1/1A0倍这种效应被称为积分泄漏。因此要求出最小增益A0应该为多少必须求出带内量化噪声为多少再与理想积分器带内量化噪声作对比。在低频段可以近似忽略极点的影响Y/Q的值近似为将这个结果乘以即可得到:将该频谱在信号带宽[—fo fo]范围内进行积分并用1/(C2fCK)来替换R1我们便可得到总的Q噪声功率其中方括号中的第二项是由积分器泄漏引起的其值必须远远小于第一项。这两项的比值可被视为一种“惩罚系数”。例如当惩罚系数为10%时其中OSR为过采样率。如果C2/C1 1那么A0必须至少约为1.7OSR。结果表明该运算放大器的设计较为宽松。不过如前所述由于运算放大器的非线性特性我们仍需要较高的开环增益来确保闭环状态下的线性度3.3 GBW运算放大器的有限GBW将影响积分器小信号的建立时间在不考虑SR的限制下积分器的时域阶跃响应输出可以表示为积分器建立误差为其中时间常数τ可表示为为反馈系数对于N位ADC建立误差小于1/2个LSB需要满足其中fs为ADC采样率。3.4 SR考虑压摆率有限的情况下,运算放大器的建立时间分为非线性建立时间 tS 与 线性建立时间 tL如图所示。非线性建立时间受运算放大器的压摆率限制线性建立时间受运算放大器的增益带宽积限制。假设积分器上一周期结束的输出为,积分器进入积分相位后,尝试建立的电压变化。积分在非线性建立时间以 SR 的斜率进行增长,非线性建 立时间结束时,积分器输出与理想值的偏差为。进入线性建立时间后积分器以指数形式增长。过程可如下表示按照输入最大变化量为0V理想得到的电压为Vref。按照非线性建立时间为1/3个积分时间电压达到4/5的Vref。可以计算出综合考虑有限GBW和SR对ADC信噪比的影响以及GBW和SR的取值范围其中fs为采样频率4. 比较器在 1 位 ΣΔ ADC 中比较器的失调电压与输入参考噪声的影响与它在多 bit 量化器中的情况完全不同。简而言之失调电压被环路完全吸收仅造成输出码流的直流偏移不引入任何谐波失真。输入噪声与量化噪声处于同一注入点会被调制器的噪声传递函数NTF整形对带内信噪比的影响被大幅抑制通常不是设计瓶颈。5.时钟抖动开关电容积分器工作分为采样相位和积分相位由采样时钟进行控制切换。理想情况下采样时钟是一个时钟周期固定的信号但是实际情况下采样时钟的周期会发生变化并偏离理想值导致时钟发生抖动。时钟抖动具有不确定性它主要影响积分器在采样相位时的工作从而影响积分精度。调制器输入正弦波vin(t) Ain sin(2π fint)时如图采样时间Δt的不确定性会导致采样信号产生误差可表示为假设抖动误差功率均匀分布因此只有一小部分位于带宽内因此由于时钟抖动引起的带内噪声为考虑到Ain ≤ Vref∕2 fin ≤ fs∕(2OSR)为时钟抖动的标准差