一、本文目的是对数字IC进行1、平面规划设计Floorplanning the Design2、电源路径设计Routing Power with Special Route3、使用Early Global Router分析路径布线可行性Analyzing Route Feasibility with the Early Global Router。二、设计过程与结果1、平面规划设计Floorplanning the Design1从根目录进入工作路径/share/training/cadence/INNOVUS_181_BLK/FPR/work如下图所示2在此路径下打开Innovus如下图3导入路径/share/training/cadence/INNOVUS_181_BLK/FPR/work下dtmf.globals设计文件如下图4切换到floorplan view查看设计中的macromodule和port如下图5通过Tools Design Browser显示设计的hierarchy层次如下图6尺寸定义与设计检查通过Floorplan Specify Floorplan定义芯片与模块大小芯片或模块大小有两种方式来指定我根据Aspect Ratio即给定利用率指定尺寸由工具算出H和W默认矩形H×W即为面积如下图所示此外可通过Dimension定义尺寸即直接指定H和W大小7由于此lab是带IO的设计需要指定Core2IO的间距如果是模块级设计则需要指定Core2Die的间距此时将IO和CORE之间的距离设为100μm如下第一张图设置完后Layout如下第二张图所示8使用命令Check Design -netlist检查设计参考库以及netlist本身的问题运行后在work/checkDesign/目录下生成了DTMF_CHIP.main.htm.ascii文件是Check Design的详细信息如下图2、电源路径设计Routing Power with Special Route1手动摆放macroip与halo或执行File Load Floorplan选择dtmf_blocks.fp完成后的Layout如下图所示2更改PLLCLK网络的Placement Halo使之均为30μm如下第一张图改动成功后结果如下第二张图所示3进行Powerplaning设计加入电源环设置参数如下第一张图所示加入电源环后效果如下第二张图所示红色与蓝色部分4之后给PLLCLK网络加上电源环选中PLLCLK后基本参数设置与电源环形状设置如下两张图所示5设置后的电源环效果如下图所示6添加Power StripePower Power Planning Add Power Stripe将各参数设置如下图所示7添加Power Stripe后可见VDD与VSS间距为1微米且VDD组间距、VSS组间距均为100微米结果如下图8摆放cellDesign Browser 选中cell后 q键指定坐标参数如下图所示9切换physical view即可看见这颗cell的坐标变化结果如下图10添加Power Rail并且和Power Stripe打孔从M6打孔到M1各层均打VIA设置参数如下图所示11至此Powerplan完成效果如下图所示3、使用Early Global Router分析路径布线可行性Analyzing Route Feasibility with the Early Global Router1在命令行界面输入getPlaceMode后输出了所有的PlaceMode如下图2输入命令defIn scan_input.def在Place之前读入scan chain的def进一步优化congestion之后跑Placement命令place_opt_design可得到Timing Report、DRV结果以及整体Density的值为48.462%Routing Overflow大小为0.01%H和0.00%V如图3输入指令defOutBySection -noNets -noComps -scanChains scan.def显示Scan Chain连接示意图也可直接操作Place Display Scan Chain如下图4可见局部连接顺序情况及Congestion情况如下图5 输入指令restoreDesign ../saved/placeOpt.inv.dat DTMF_CHIP打开Placement后保存的数据使用前期Global Router引擎分析潜在绕线问题Route Early Global Router操作如下图所示6可见垂直方向上存在Congestion其中一条Congestion上绕线风险如图所示7取消勾选垂直方向V的显示去掉Congestion Label可见设计均不存在Congestion了如图8使用命令saveDesign ../saved/earlyGlobalRouterByLiTianhao.inn保存设计之后通过restoreDesign ../saved/earlyGlobalRouterByLiTianhao.inn.dat DTMF_CHIP可以打开设计。设计结果如图放大可查看具体布线情况确保不存在绕线如图三、补充问题1、Import Design读入数据后执行checkDesign –netlist输出的结果关注要点Q1.Instance数5680个Block数4个。Q2.IO数57个其中Input数28个Output数29个。Q3.Standard Cell的面积129865.98平方微米。2、读入dtmf.fp后确认如下信息Q1. pllclk这个Block的形状长280微米宽300微米位置坐标{355.28 355.44} X-Y系Q2. CoreRing使用的LayerMetal 5与Metal 6宽度是8微米。Q3. Stripe使用的LayerMetal 6宽度是8微米。3、PowerPlan的操作要点3个①先给整个芯片加上电源环后再选中BLOCK给小的BLOCK加电源环②基本参数包括宽度等设置好后还需注意设置电源环形状③添加Power Stripe后须添加Power Rail并且和Power Stripe打孔。4、Floorplan设计的注意事项3个①如果lab是带IO的设计需要指定Core2IO的间距如果是模块级设计则需要指定Core2Die的间距②芯片或模块大小有两种方式来指定我根据Aspect Ratio即给定利用率指定尺寸由工具算出H和W默认矩形H×W即为面积此外可通过Dimension定义尺寸即直接指定H和W大小③导入Floorplan设计时须使用命令Check Design -netlist检查设计参考库以及netlist本身的问题运行后在work/checkDesign/目录下生成以.main.htm.ascii为后缀的文件是Check Design的详细信息。5、Lab 10 Place完成后Timing的确认Q1. Place之前的Timing确认0.098纳秒截图WNS的SlackQ2. Place之后的Timing确认0.112纳秒截图WNS的Slack