高速缓存Cache Memory是位于CPU与主内存之间的一种小容量、高访问速度的存储器用于暂存CPU近期可能频繁访问的数据和指令以缓解CPU与较慢的主内存之间的速度差异从而提升系统整体性能。其工作原理基于程序访问的时间局部性最近访问过的数据很可能再次被访问和空间局部性访问某个地址后附近地址也很可能被访问。现代计算机通常采用多级缓存结构如L1、L2、L3 Cache层级越靠近CPU容量越小、速度越快、延迟越低。典型特点包括由SRAM构成比DRAM快但成本高、功耗大通过缓存行Cache Line如64字节为单位与主存交换数据依赖缓存映射策略直接映射、全相联、组相联和替换算法LRU、FIFO等管理内容存在写策略Write-through / Write-back影响一致性与性能可能引发缓存一致性问题多核/多处理器系统中需MESI等协议维护。L1、L2、L3缓存是现代CPU中典型的三级缓存层次结构遵循“越靠近CPU越快但越小越远离CPU越慢但越大”的设计原则各层级在物理位置、容量、访问延迟、归属关系私有/共享及功能分工上存在显著差异特性L1 CacheL2 CacheL3 Cache物理位置集成在CPU核心内部紧邻ALU/执行单元通常集成在核心内部或核心簇Cluster内但仍属单核/多核共享边界位于芯片die级别跨核心共享常分布于整个处理器封装内容量小典型32–64 KB指令数据分离即Harvard结构L1i L1d中典型256 KB – 2 MB/核大数MB至数十MB如Intel Core i9可达36 MBAMD Ryzen可达64 MB访问延迟极低约1–4个CPU周期~0.3–1 ns中等约10–20个周期~3–6 ns较高约30–100个周期~10–30 ns但仍远快于主存~300 ns归属关系完全私有每个核心独享L1不与其他核共享多为每核私有主流设计少数架构如ARM Cortex-X系列支持部分共享所有核心共享Shared Last-Level Cache, LLC是片上最后一级统一缓存承担核心间数据共享与一致性基础功能侧重快速响应指令预取与寄存器级数据访问对时序极其敏感平衡速度与容量缓冲L1未命中请求减少对L3/内存的频繁访问提供全局数据局部性支持降低内存带宽压力配合缓存一致性协议如MESI管理多核共享状态补充说明L1通常分为独立的指令缓存L1i和数据缓存L1d避免指令与数据访问冲突哈佛架构思想提升并行度L2虽常为私有但在某些服务器/高性能架构如AMD Zen中L2也可按CCXCore Complex组织实现2–4核共享L3是非包含式Inclusive/Non-inclusive依厂商而定现代主流如Intel多采用包含式Inclusive设计便于快速侦测缓存一致性snoop filter优化但占用更多空间AMD则倾向非包含式Exclusive以提升有效容量。