SDXI（Smart Data Accelerator Interface）RTL 架构：从外部契约到可综合模块本篇面向 SoC/PCIe 架构师、RTL 设计、驱动与验证工程师，回答一个落地问题：规范只定义可观察行为时，如何把它分解为能够实现、反压、恢复并验证的模块，而不把某条 pipeline 当成架构。最小术语表：RTL（Register-Transfer Level，寄存器传输级）；AKey/RKey（Access Key/Receiver Access Key，访问密钥/接收方访问密钥）；CSB（Completion Status Block，完成状态块，规范结构名CST_BLK）；vl（Valid，有效位）；F/S 分别指 Descriptor 的 Fence bit 与 Sequential Consistency bit；P2V 是 PF-to-VF administrative operation（物理功能面向虚拟功能的管理操作）。本篇定位：实现自由不等于行为自由SDXI 的大部分 architected state（架构状态）在系统内存，少量控制状态位于 Memory-Mapped I/O（MMIO，内存映射 I/O）和 PCIe 配置空间。硬件会异步读取 Context 表、Ring、AKey/RKey，执行 operation，再写数据、Completion Status Block（CST_BLK