1. 从“平面”到“立体”半导体工艺的十字路口最近和几个做芯片设计的朋友聊天大家不约而同地都在为一个问题头疼摩尔定律是不是真的到头了我们手里的设计工具和工艺库似乎越来越难榨出性能提升和功耗下降的空间了。这感觉就像开车以前是踩油门就能提速现在油门踩到底速度表却几乎不动发动机工艺的潜力快被挖尽了。这种普遍的焦虑恰恰是今天整个半导体行业最真实的写照。正是在这个背景下像台积电这样的制造巨头他们的每一次技术路线更新都牵动着从EDA工具厂商到终端芯片设计公司的每一根神经。我们看到的“CFET”、“3D堆叠”、“硅光子学”这些词不再是实验室里的遥远概念而是正在被台积电这样的领头羊一步步推向量产线的、决定未来五年甚至十年芯片形态的关键技术。它们代表了半导体工艺从传统的“平面扩展”More Moore向“功能扩展”More than Moore和“立体扩展”的深刻转型。简单来说以前我们想尽办法在XY平面上把晶体管做小、做密而现在我们开始在Z轴垂直方向上做文章把不同功能的器件、不同材料的层像盖高楼一样堆叠起来或者用光来代替电进行信号传输。对于一线的工程师和架构师而言理解这些进展不仅仅是“知道个新闻”而是关乎我们未来的产品定义、设计方法论甚至职业发展路径。比如当CFET互补式场效应晶体管成熟后标准单元库的密度和性能模型会彻底改变当3D堆叠普及芯片的架构设计将从“单层平面规划”转向“多层立体互联”而当硅光子学集成进来高速SerDes和内存接口的设计可能被完全重构。所以今天我们不聊那些宏大的产业叙事就从工程师的视角拆解一下台积电在这些前沿领域到底推进到了哪一步以及它们具体会如何影响我们手上的工作。2. CFET晶体管结构的终极形态首先我们来聊聊CFET这可能是对现有芯片设计冲击最直接的一项技术。要理解CFET得先回顾一下我们是怎么走到今天的。从Planar FET平面晶体管到FinFET鳍式场效应晶体管我们成功地把晶体管从“躺平”变成了“站立”利用三维的鳍来增强栅极对沟道的控制力从而在更小的尺寸下抑制漏电流。而到了3nm以下的节点为了进一步增加驱动电流和密度业界又引入了GAA环绕栅极晶体管比如纳米片Nanosheet结构让栅极从三面包裹沟道变成四面环绕。但GAA还不是终点。CFET全称Complementary Field-Effect Transistor可以看作是GAA结构的一种极致发展和巧妙集成。它的核心思想是将NMOS和PMOS这两种互补的晶体管不再是并排放在同一层硅片上而是垂直堆叠起来。2.1 CFET的工作原理与结构优势想象一下我们现在设计标准单元比如一个反相器INV需要一个NMOS管和一个PMOS管。在FinFET或Nanosheet时代它们是肩并肩地放在同一层硅上的占用的是宝贵的平面面积。而在CFET架构下我们可以先制作底层的晶体管比如NMOS然后在它上面直接生长或制作另一个晶体管比如PMOS两者在垂直方向上对齐。这种结构带来了几个颠覆性的优势面积密度的大幅提升这是最直观的好处。原来需要两个晶体管横向占据的面积现在只需要一个晶体管的“占地面积”。理论上可以将标准单元的尺寸缩减近一半。对于CPU、GPU中数以百亿计的晶体管来说这种密度提升是革命性的。互连长度的显著缩短NMOS和PMOS的源极、漏极在垂直方向上紧挨着它们之间的互连不再需要长长的金属线在平面上绕来绕去。互连线越短电阻R和电容C就越小这意味着更快的开关速度RC延迟降低和更低的动态功耗。性能与功耗的优化由于上下层晶体管可以独立优化例如选择不同的沟道材料、功函数金属可以更好地平衡NMOS和PMOS的性能实现更高的驱动电流和更理想的开关比从而在电路级获得更好的能效比。台积电在CFET上的进展根据其在顶级技术会议如IEDM、VLSI上披露的信息已经超越了简单的概念验证进入了解决工程化难题的阶段。他们展示的CFET器件在关键电学参数如驱动电流、漏电流上已经达到了可用的水平并且开始探索与后端互连BEOL集成的方案。2.2 给设计工程师带来的挑战与机遇然而CFET对芯片设计流程的挑战是巨大的绝不是换个工艺库那么简单设计规则Design Rule的彻底重构现有的基于平面布局的设计规则将完全失效。设计工具需要理解“垂直邻居”的概念。比如上层PMOS的扩散区对下层NMOS的潜在影响如应力、热耦合需要新的设计规则来约束。这也就是为什么“tsmc的n7工艺design rule”这样的关键词依然是学习基础因为理解现有规则的复杂性是迎接未来更复杂规则的前提。PDK工艺设计套件与模型EDA厂商需要开发全新的PDK能够对垂直堆叠的晶体管进行精确的SPICE建模和寄生参数提取。现有的提取工具如StarRC是基于分层平面的需要重大升级以处理三维器件结构。热管理成为首要问题两个有源器件上下叠在一起热量聚集效应会非常严重。在FinFET时代我们已经在为局部热点Hot Spot发愁CFET会将这个问题放大。这意味着在架构设计阶段就必须进行精细的三维热仿真并且在布局布线PR时功耗密度Power Density将成为一个比时序Timing更优先的约束条件。制造与测试的复杂性这对制造是巨大挑战但对我们设计端的影响是缺陷密度Defect Density模型会变化需要更强大的DFT可测试性设计和冗余修复Redundancy机制。实操心得对于当前正在使用N7/N5甚至N3工艺的设计团队虽然CFET还未量产但有必要开始进行前瞻性研究。一个可行的切入点是关注EDA工具厂商如Synopsys、Cadence关于3D-IC和先进封装的设计平台更新其中很多理念如3D布局、热分析是相通的。同时深入理解晶体管物理可以参考《半导体物理学》这类经典教材比单纯依赖工具黑箱更重要因为未来的优化更多需要在器件和电路层面协同进行。3. 3D堆叠从“封装”选项到“架构”基石如果说CFET是在晶体管尺度上做“微缩立体化”那么3D堆叠3D Stacking则是在芯片乃至芯粒Chiplet尺度上做“宏观立体化”。这项技术已经不再陌生从HBM高带宽内存的广泛应用到苹果M系列芯片、英特尔Lakefield采用的Foveros技术3D堆叠已经从高端产品的“可选项”逐渐成为提升系统性能功耗比的“必选项”。台积电在这方面将其称为“3DFabric”技术体系它包含了前道FEOL的SoIC集成芯片系统和后道BEOL的CoWoS晶圆基底芯片、InFO集成扇出型等先进封装技术。台积电的新进展正致力于模糊“制造”与“封装”的界限。3.1 SoIC晶圆级的“分子级”键合SoIC是台积电3D堆叠技术的核心前沿。它与我们熟知的通过微凸块Micro-bump进行芯片堆叠的方式有本质不同。SoIC采用直接铜-铜混合键合技术可以理解为在晶圆层级将两颗芯片的金属互联层面对面、直接“焊接”在一起互联间距可以做到微米甚至亚微米级别。优势极高的互联密度和带宽互联间距小意味着可以放置数量极其庞大的垂直互联通道TSV-like但更小。这使得堆叠层之间的数据传输带宽达到惊人的程度延迟却极低。更小的外形尺寸无需凸块堆叠整体更薄。更好的热与电源完整性铜-铜直接连接提供了更优的导热和供电路径。应用场景最典型的应用是将高性能计算芯片如CPU/GPU与高速缓存Cache或高带宽内存如HBM进行堆叠。例如将L3缓存甚至HBM直接堆叠在运算核心之上彻底解决“内存墙”问题。台积电正在推动SoIC技术从芯片-芯片堆叠向芯片-晶圆、晶圆-晶圆堆叠演进为异质集成打开更大空间。3.2 对系统架构师的启示3D堆叠的成熟正在将“封装”提升到“系统架构”的高度。作为系统架构师或芯片架构师思考问题的维度需要增加一个“Z轴”功能解耦与异质集成不再追求将所有功能塞进同一个大芯片Monolithic Die。可以将对工艺节点敏感的高性能逻辑部分如CPU核心用最先进的N3/N2工艺制造将对密度和成本敏感的大容量SRAM用成熟一些的N5/N6工艺制造将对模拟性能要求高的部分如SerDes、RF用特种工艺制造然后通过3D堆叠集成在一起。这要求架构师精通不同工艺的特点。存储-计算一体化的新范式通过3D堆叠可以将大容量、高带宽的存储器直接放置在计算单元上方。这催生了近存计算Near-Memory Computing甚至存内计算In-Memory Computing的架构创新。数据不需要经过漫长的片外总线极大地提升了能效。电源传输网络PDN和热设计的复杂性激增堆叠后底层芯片的供电和散热需要穿过上层芯片设计一个均衡、低阻抗的全局PDN和高效的三维散热路径如微流道是巨大挑战。架构阶段就必须与封装、散热团队紧密协同。注意事项采用3D堆叠尤其是SoIC这样的尖端技术成本非常高昂。它并非适用于所有产品。在项目初期必须进行严格的成本-收益-风险分析。对于很多消费级芯片采用CoWoS或InFO等2.5D封装技术将多个Chiplet并排放置在硅中介层Interposer上可能是更经济务实的选择。关键在于要根据产品对带宽、功耗、尺寸和成本的具体要求在“3D堆叠”、“2.5D封装”和“传统单芯片”之间做出精准的架构抉择。4. 硅光子学用光速打破“铜”的枷锁当晶体管速度和芯片间带宽的需求增长电互连的瓶颈日益凸显。电阻、电容导致的信号衰减、延迟和功耗在长距离、高数据速率下成为不可承受之重。这时硅光子学Silicon Photonics登场了——它旨在用光波导和光器件在芯片上或芯片间传输数据。台积电布局硅光子学已久其进展在于正在将光子器件如调制器、探测器、波导与CMOS电子电路如激光驱动器、跨阻放大器更紧密地集成在同一硅工艺平台上走向真正的“光电共封装”。4.1 硅光子集成的关键组件与挑战一个典型的片上光互连链路包括光源目前主流方案仍是将III-V族材料如磷化铟制成的外置激光器通过耦合技术引入硅芯片。单片集成硅基激光器是终极目标但难度极大。调制器用电信号来控制光信号的强度或相位实现电信号到光信号的转换。硅基调制器通常利用载流子色散效应等离子体色散效应来实现。波导在硅片上“雕刻”出的微型通道用于引导和传输光信号相当于电路中的“导线”。光电探测器将接收到的光信号转换回电信号。通常采用硅或锗硅材料。台积电的工艺优势在于可以利用其超精密的CMOS制造线批量生产这些纳米级的光子器件确保其一致性和可靠性。他们的进展体现在更小尺寸、更低功耗的调制器设计更高效率的光耦合方案以及将光子器件与高速CMOS电路在同一个工艺流片中实现。4.2 对高速接口和系统设计的影响对于负责高速接口如PCIe Ethernet 内存接口的工程师来说硅光子学将带来设计范式的转变SerDes设计的简化与性能飞跃传统的电SerDes为了补偿信道损耗需要复杂的均衡电路CTLE DFE FFE功耗巨大。而光互连的损耗极低带宽极高未来可能不再需要如此复杂的DSP架构得以简化但设计重点转向了激光驱动、调制器偏置控制、跨阻放大器TIA等模拟/混合信号电路的设计。这对模拟设计工程师提出了新的要求需要熟悉光电器件的特性。测试与验证的变革光电芯片的测试需要全新的仪器和夹具。例如需要用到精密的光源、光功率计、光谱分析仪和高速光电示波器。像安捷伦B1500A半导体参数分析仪这类传统的电学参数测试仪虽然仍是测试CMOS电路部分的基础但整个测试系统必须集成光学测试设备。测试工程师需要建立全新的光-电混合测试知识体系。系统级协同设计与仿真设计流程需要引入光子学仿真工具如Lumerical Synopsys OptoCompiler与传统的电路仿真SPICE和电磁仿真EM进行协同。需要仿真光在波导中的传播、调制器的电光响应、探测器光电转换的整个过程并与驱动/接收电路进行联合仿真以确保系统级的性能。经验之谈目前完全集成的硅光互连芯片成本仍高主要应用于数据中心内部服务器之间、或超级计算机的机柜之间的互联。但对于芯片设计者特别是涉及数Tbps超高带宽场景的团队现在就应该开始积累光电协同设计的知识。可以从学习基础的光子器件原理开始并尝试使用一些光子学PDK和仿真工具进行简单的链路仿真了解光功率预算Optical Power Budget、误码率BER等关键指标的分析方法。5. 协同进化设计、制造与生态的再平衡台积电在CFET、3D堆叠和硅光子学这三个方向的推进并非孤立的技术竞赛它们背后反映的是一条清晰的逻辑当平面微缩逼近物理极限半导体技术的进步必须依靠器件结构、系统架构和互联技术的多维协同创新。这对我们整个行业生态提出了新的要求设计-制造协同DTCO的深化在FinFET时代DTCO已经很重要。到了CFET和3D堆叠时代DTCO将升级为系统技术协同优化STCO。芯片设计团队必须在产品定义和架构设计的极早期就与晶圆厂如台积电的工艺团队、封装团队进行深度互动。共同探索在新的三维结构下如何划分功能模块、如何设计互连、如何管理功耗和散热才能最大化系统性能。闭门造车式的设计将无法发挥先进工艺的潜力。EDA工具的范式转移现有的EDA工具链是基于二维平面和层次化设计的。未来需要真正的“3D-EDA”工具能够统一处理从原子尺度CFET器件到芯片尺度3D堆叠再到系统尺度光电共封装的设计、仿真和验证。工具需要能处理非曼哈顿几何、复杂的物理场电、热、应力、光耦合分析。这对EDA厂商是巨大的挑战也是机遇。人才知识结构的更新未来的芯片工程师可能需要同时理解器件物理、电路设计、热力学、光学和封装知识。专精一个领域固然重要但具备跨学科的系统视野将成为高级人才的核心竞争力。公司内部需要打破设计、工艺、封装部门的壁垒建立跨职能的联合技术团队。供应链与合作模式的改变3D堆叠和异质集成意味着一颗最终的产品可能包含来自不同晶圆厂、不同工艺节点的多个芯粒。这要求有强大的中介层Interposer制造、芯片测试、已知合格芯片KGD筛选和先进封装能力。台积电正在通过其“3DFabric”平台提供一站式服务但行业也可能出现新的专业分工和合作模式。站在这个技术变革的十字路口焦虑是正常的但更重要的是主动学习和适应。对于我们一线工程师而言不必等待所有技术都成熟。可以从理解每一项技术的基本原理、优劣势和潜在应用场景开始。多关注像IEDM、VLSI这样的顶级会议论文多尝试业界领先的EDA工具在3D-IC和多物理场仿真方面的新功能。甚至可以在团队内部组织技术分享讨论如果我们的下一代产品采用某种新技术架构该如何调整会面临哪些挑战。半导体行业没有舒适区。台积电的这些新进展就像为我们点亮了通往下一个“摩尔时代”的几盏路灯路依然需要整个生态——包括我们每一个设计者、架构师和工程师——一起去探索和铺设。这个过程注定充满挑战但也正是技术工作最令人兴奋的地方。