简介一套完整的数字上变频/下变频DUC/DDCFPGA实现工程面向FPGA开发者和数字信号处理学习者覆盖基带与中频信号之间的采样率转换、混频、NCO数控振荡器、CIC级联积分梳状滤波器、FIR滤波及增益控制等关键环节。工程以余弦信号的上下变频为例通过DDC与DUC级联处理演示原始信号恢复的完整流程并配套博客文章便于对照学习。压缩包内共519个文件约21.1MB以VHDL、Verilog等硬件描述源码为主同时包含Vivado工程配置XCI/XDC/DCP、仿真激励DO/Tcl、存储器初始化文件MIF/COE、综合实现报告以及多种脚本与日志目录结构清晰便于在Vivado环境中直接复现和修改。已有3548人学习使用从中可掌握半带抽取滤波器、复数-实数转换等模块的设计细节也能参考多模块独立使能的控制思路非常适合作为FPGA数字信号处理方向的课程实践或工程参考。该实现还提供了从仿真激励到约束文件的完整配套能帮助读者减少环境搭建与调试的重复工作。 我一直觉得做通信或者雷达基带的人迟早都要跟数字上变频DUC和数字下变频DDC打交道。特别是当你手里的ADC采样率是1.2G甚至更高而FPGA逻辑时钟只能稳定跑两三百兆的时候那种“数据进来了但根本处理不动”的焦虑我太熟悉了。这个项目就是围绕着如何用FPGA把这套高速率、高载频的信号链路吃下来把中频或射频信号干净地搬到基带或者反过来把基带信号搬到载频上再送出去。文章会从原理讲到工程落地重点放在那些文档里不会写、只有上板调过才知道的细节上。1. 为什么接收链路里一定要有DDC高中频采样带来的算力困境先还原一下典型的接收机架构。ADC以很高的采样率比如245.76M或更高对中频信号采样这时候数据流速率非常恐怖如果直接把这个速率的数据全部丢给FPGA做解调、滤波、同步逻辑资源消耗巨大而且时序极难收敛。问题的本质是我们关心的信号带宽往往只有几兆或几十兆但ADC的采样率是覆盖整个奈奎斯特域的。绝大部分频谱都是噪声和邻道干扰没必要处理。DDC要干的事情就是两步把目标频段搬移到零中频再把采样率降下来。这两步合在一起数据率可以下降几十倍甚至上百倍后续的基带处理才能在一个舒服的时钟域里跑。这也是为什么说DDC是软件无线电接收链路的“大门”它决定了一个FPGA能不能用有限的资源处理宽带信号。DUC则是完全镜像的过程。基带I/Q数据率很低先插值滤波把采样率抬上去再做数字混频把信号搬到目标载频最后通过DAC发出去。这里有个关键认知:DUC里的插值不是简单地在采样点之间补零而是要经过成型滤波不然镜像频谱会落到带外直接违反发射频谱模板。在FPGA工程里我见过不少新手直接拿Matlab画个框图觉得DDC就是一个乘法器加一个抽取器结果要么频谱混叠得一塌糊涂要么滤波器的群延迟没考虑整个解调链路对不上。后面我会逐步拆开这套链路的每一个核心环节。2. DDC的数学本质数字混频、抽取与滤波三者怎么配合2.1 数字混频用NCO在数字域搭一个本振模拟域的混频是靠乘法器加本地振荡器数字域换成了NCO数控振荡器加乘法器。NCO的核心是相位累加器每个时钟周期累加一个频率控制字用累加结果的高位去查正余弦表就能产生特定频率的本振信号。相位累加器的位宽N决定了频率分辨率公式是 f_out f_clk * Fcw / 2^N。举个例子如果系统时钟是245.76MNCO位宽是32想产生15M的本振频率控制字就是 Fcw 15M * 2^32 / 245.76M ≈ 268435456。这个计算在写代码之前一定要算清楚算差了频谱就偏了。混频之后会产生两个分量和频分量f_signal f_lo和差频分量f_signal - f_lo。DDC要留差频也就是零中频或者低中频的信号和频分量必须靠后面的低通滤波器干掉这就是为什么混频之后不能直接抽取的原因。2.2 抽取速率降下来之前的最后一件事是滤波抽取的意思是每M个点取一个点保留下来。但这里有个大坑抽取会导致频谱混叠。原来采样率fs下的信号抽取M倍后新的采样率变成fs/M凡是大于fs/(2M)的频率分量都会折叠到带内。所以正确操作必须是混频之后先低通滤波把目标带宽以外的频谱能量全部滤掉然后再抽取。这里的滤波器设计要考虑通带带宽、阻带抑制和过渡带宽度。常用的结构是CIC滤波器后面再接一级FIR补偿滤波器CIC负责大倍数抽取FIR负责精细整形。2.3 CIC滤波器用最少的资源干最多的抽取活CIC滤波器没有乘法器只有积分器和梳状器。积分器的传递函数是H(z) 1/(1 - z⁻¹)梳状器是H(z) 1 - z⁻ᴹ。级联N级积分器和梳状器加上抽取因子R就构成了经典的CIC抽取器。CIC的问题也很明显通带存在下垂droop而且抽取倍数越大、级数越多下垂越厉害。所以标准做法是CIC后面再跟一个反sinc补偿滤波器把通带边缘抬起来。CIC的增益计算公式是 G (R*M)^N其中M通常是1或2。这个增益很惊人R16N4的时候增益就是65536相当于16位增益。这意味着CIC内部寄存器的位宽必须相应加宽否则会溢出。Xilinx的CIC Compiler IP会自动帮你计算位宽但如果你是自己手写CIC这个位宽扩展必须算对少一位就会截断出谐波。3. FPGA实现DDC链路从NCO到CIC再到FIR的级联设计与验证3.1 一个典型的DDC参数实例我最近一个项目里的实际参数是这样ADC采样率122.88M中频信号15.36M信号带宽5M。目标是把15.36M的频段搬到零中频然后抽取16倍输出采样率7.68M。射频通路选的是AD9361之类的集成收发器芯片它的输出已经是正交下变频后的I/Q数据但如果直接用独立ADCDDC链路就要全自己做。这条链路的框图拆开是这样的数字混频器NCO乘法器→ CIC抽取器 → CIC补偿FIR → 输出I/Q数据。3.2 NCO的设计要点NCO我直接用Xilinx DDS IP核配置成相位累加器位宽32输出正余弦位宽16。输出频率设为15.36M系统时钟122.88M频率控制字算出来后填进去。这里有必要强调一个细节DDS IP核的SFDR无杂散动态范围和输出位宽强相关。如果你的DDC链路最终要处理大动态范围信号输出位宽不要太抠16位起步有条件可以上18位。如果不用IP核自己写NCO也很简单就一个相位累加器加一个ROM查找表。ROM深度4096或者8192存一个周期的正弦值相位累加器高位做地址。这种方式的好处是可控性强适合要深度定制波形或者对资源抠得很紧的场景。3.3 CIC抽取器的定制与位宽计算CIC Compiler IP里选抽取模式抽取因子R16微分延迟M1级数N4。这几个参数组合出来通带边缘5M地方的下垂大约在几个dB的量级后面补偿FIR要把它拉平。关键的操作是看IP核生成的位宽结果。CIC输出位宽 输入位宽 ceil(N * log2(R*M))。输入16位R16N4算下来要扩展17位输出位宽33位。这个33位看起来很吓人但它是保证CIC内部不溢出的最小位宽。实际使用中可以适当截断比如最终只需要16位有效数据那就从高位开始截断保留前16或18位但一定要保住足够的动态范围。我踩过的一个坑是刚开始做的时候觉得33位太浪费直接取中间16位结果大信号进来的时候波形被削顶小信号的时候量化噪声又被放大了。后来老老实实按IP核生成的位宽接再用AXI Stream接口的tkeep信号做截断问题才解决。3.4 补偿FIR滤波器的设计补偿FIR用Matlab的Filter Designer或者fdatool设计目标是补偿CIC通道的通带下垂。我用的是等波纹FIR设计30个抽头左右16位系数。把这级FIR放在CIC后面配合抽取输出的7.68M数据率整个通带纹波可以控制在0.1dB以内。这里有个容易被忽视的运算量问题CIC输出数据率已经降到了7.68M所以补偿FIR工作在低速率下资源消耗其实不大。但如果把FIR放在CIC之前工作在122.88M那乘法器资源瞬间暴涨这就是为什么CIC要先做大幅抽取、FIR后置的原因。3.5 完整链路的时序与数据流检查DDC链路里的数据流控制必须用AXI Stream握手协议。混频器输出一个连续的样点流CIC抽取器内部有数据有效信号抽取后的数据稀疏地出现在输出端。补偿FIR必须有能力处理这种流动速率不恒定的输入所以每个模块的tvalid/tready要认真连接。我第一次搭这套链路的时候CIC抽取器和后面的FIR之间直接用了固定时序没有做握手。结果在边界条件下抽取器偶发多吐一个数据FIR还没准备好数据就丢了。后来全部改成AXI Stream握手虽然逻辑多了一点点但数据完整性有保障。高速信号处理链路里数据怎么流动比数据怎么运算更容易出问题做FPGA的应该能get到这句话的重量。4. DUC发射链路从基带I/Q到中频成形的反推过程4.1 DUC的整体结构与DDC正好反过来DUC的流程是基带I/Q数据 → 插值滤波半带FIR或CIC插值 → 数字混频 → DAC。插值的过程是在两个采样点之间插入多个点同时用低通滤波器滤除镜像频谱。为什么插值之后必须滤波因为补零之后频谱会出现原始采样率整数倍的镜像副本。如果不滤掉DAC输出之后这些镜像会直接变成带外发射干扰相邻信道。所以DUC里的插值滤波器实际上是个镜像抑制滤波器这一点和DDC里的抗混叠滤波是同一种数学思想。4.2 半带滤波器与CIC插值的取舍最常用的插值滤波器有两种半带FIR滤波器和CIC插值滤波器。半带滤波器适合2倍插值它的特点是几乎一半的系数为0所以运算量天然减半。如果要做4倍或者8倍插值把半带滤波器级联起来就行每一级只做2倍插值。CIC插值则适合倍数特别大的场景比如基带数据率1MDAC采样率200M中间需要200倍插值。这时候全用FIR不可行CIC插值加补偿滤波才是正解。我实际项目里DUC发射链路是基带I/Q 3.84M → 半带2倍插值3.84→7.68→ 半带2倍插值7.68→15.36→ CIC插值8倍15.36→122.88→ 数字混频到76.8M → DAC。这样组合的好处是前两级半带负责精细的成型滤波CIC负责大倍数的速率提升。4.3 多相结构的资源优化如果插值倍数和抽头数都比较大直接按常规方式实现FIR插值滤波器乘法器资源会非常紧张。这时候用多相分解polyphase decomposition把一组N抽头的滤波器拆成M组并行子滤波器每个子滤波器只在原来的1/M速率下工作。这个概念说起来有点抽象说人话就是原来要在每个输入样点之间插入M-1个零点然后做一个高速滤波多相结构直接把M个相位的系数拆开用M个低速子滤波器并行去算。乘法器总数没变但运行速度降下来了时序压力小很多对于高速系统这是必须做的优化。我在做DUC的时候如果只追求直接实现XC7K325T上FIR Compiler IP的DSP48E1用量可能直接破千但改完多相结构之后能压到原来的三分之一。这种优化不是可选项而是大点数DUC的必备技能。5. 工程里的时间黑洞时序违例、数据反压与ILA调试实录5.1 时序违例高速模块直接拼接的后果DDC/DUC链路上最典型的问题是混频器、CIC和FIR直接级联每一级都有一串组合逻辑合在一起成为一条长的组合逻辑路径几个纳秒的时钟周期根本跑不满。我在一个项目里把DDS输出直接跟复数乘法器组合在一起结果在245.76M时钟下时序违例了3个纳秒一上板就抓狂。解决思路是插流水线寄存器。在DDS输出之后、乘法器输出之后各插一级触发器把一条长组合路径拆成两段甚至三段短的。代价是增加了两个周期的延迟但对于连续流数据来说这种延迟无关紧要。还有一点必须注意如果链路里的某个模块是IP核它的latency参数会告诉你它内部已经打了多少拍。整条链路的延迟要对齐尤其是做回波对消、多通道同步的场景各通道的延迟不一致会导致波束指向偏了。5.2 数据反压别让背压把CIC的相位搞乱当你把DDC输出接到后面的基带处理模块时基带模块可能会因为存储满了而拉低ready信号。这时候如果上游模块不处理背压数据就会丢。这是数字信号处理里最常见的“看起来没问题但你也不知道什么时候就丢了一个点”的场景。处理方式有两种一种是在DDC输出端加一个异步FIFO把处理时钟域和基带时钟域隔离开另一种是用AXI Stream的tready信号做端到端流控。我推荐FIFO方案因为DDC的输出速率是稳定的但基带处理可能突发性占用资源FIFO刚好能把速率抖动吸收掉。深度设成512或者1024个样点就够了不用太大。FIFO需要特别注意跨时钟域问题用Xilinx的Async FIFO IP写时钟是DDC工作时钟读时钟是基带处理时钟两个时钟各自独立不用去对齐相位只要保证FIFO不溢出、不读空就行。5.3 ILA调试抓波形不如抓频谱调DDC最容易碰到的问题不是数据不对而是“看起来对但解调出来的信号质量很差”。这时候用ILA抓时域波形基本看不出什么东西正确做法是抓一段数据导出到Matlab里做FFT直接看频谱。我调CIC补偿滤波器的时候就是靠ILA抓了4096个输出点导到Matlab看频谱发现通带边缘还是凹下去1.2dB。放回Filter Designer里调了几次系数重新生成IP核再看频谱就平了。ILA不只是用来数时钟边沿的它是连接FPGA和Matlab分析工具之间的桥梁。调DUC的时候同理直接抓DAC输出的数字域数据做频谱分析看镜像抑制是否达标。如果镜像抑制不够重点检查插值滤波器的系数精度以及混频NCO的SFDR是不是拖了后腿。5.4 锁相环带来的时钟问题最后一类我花了不少时间排查的问题是时钟。DUC/DDC的时钟如果是从FPGA内部PLL生成的必须检查时钟抖动和相位噪声。高速ADC/DAC的场景下采样时钟的抖动直接影响信噪比。经验是给ADC/DAC供时钟的引脚要选专用的MRCC引脚不要从普通逻辑引脚绕进去PLL的反馈模式选成外部反馈可以补偿时钟树延迟。另外如果ADC和DAC使用同一个参考时钟源整个系统的频偏就能抵消这个细节在DUC/DDC联调的时候特别有用。写在后面数字上下变频的调试心得整套DDC/DUC链路从规划到调通我前后花了一个多月。回头看真正花时间最多的地方不在写代码而在数据流的协调和频谱质量的验证。DDC/DUC是典型的“数学清晰但工程藏坑”的模块只要混频、抽取、滤波三者配合得当频谱质量就能上去一旦某个环节的位宽截断、时钟域处理、握手协议出了问题表现出来的现象往往很隐蔽光看时域波形根本发现不了。最后再分享一个小技巧验证DDC/DUC链路的时候不要一上来就用真实信号先用单音信号比如一个正弦波灌进去用ILA抓FFT看频谱纯度。单音信号能把混频杂散、镜像抑制、滤波器的通带纹波全部暴露出来。等单音指标全部达标再换成真实调制信号这时候整个调测周期能缩短一半以上。本文还有配套的精品资源点击获取