简介一份基于现场可编程门阵列的异步收发传输器串口通信完整工程代码专为可编程逻辑学习者和嵌入式系统开发人员准备解决异步串行通信中波特率生成、数据收发、时钟同步及错误检测等关键问题。资源包共一百六十七个文件压缩后大小约二点零九兆字节包含硬件描述语言源文件、集成开发环境工程配置文件、引脚约束、知识产权核参数、综合仿真报告、比特流文件及逻辑分析仪调试工程便于按设计流程逐步复现验证。核心代码涵盖波特率发生器、发送与接收模块、握手流控信号和状态机控制逻辑详细展示数据采样边缘处理、奇偶校验和停止位判断等实现细节并经过实验测试可直接在开发板上运行。已有三百零四人学习下载适合需要快速上手串口通信设计或将其移植到嵌入式系统中的工程师、学生及硬件爱好者。1. 从 ZIP 到可综合 UART这份代码背后是 FPGA 串口通信的最小全局拿到FPGA_UART.zip这类命名熟悉的人会直接寻思里面该是uart_tx.v、uart_rx.v再加一个打包好的工程文件。FPGA 开发中 UARTUniversal Asynchronous Receiver/Transmitter是每个工程师都绕不过去的基础外设它不是最快最复杂的接口却是调试、日志、上位机联调的“生命线”几乎能跟“你好世界”在软件中的地位齐名。这个标题本身指向的是一套完整的串口通信代码一个可综合的接收方向RX与发送方向TX配合波特率发生器和必要的顶层例化。它的实用价值在于不依赖 IP 核、不依赖特定厂商器件纯 Verilog 或 VHDL 就能在 Altera、Xilinx、Lattice 甚至国产 FPGA 上跑通。适合刚入门 FPGA 的开发者快速搭建调试通道也值得有经验的工程师对照检查自己的异步采样、跨时钟域处理和状态机设计。需要明确的是UART 实现的核心难点不在时序而在对异步数据的判断策略——这篇文章会从采样原理一直讲到可用的字节收发逻辑。2. 协议模型与关键参数为什么 UART 要按位采样而不是按字节2.1 异步串口的帧格式与每个bit的意义UART 之所以叫“通用异步收发”是因为收发双方不需要共享时钟只要约定相同的波特率就能工作。基本帧结构是空闲态高电平→ 起始位低电平→ 数据位通常 8 位LSB 优先→ 校验位可选→ 停止位高电平。接收端检测到下降沿时认为对方开始发起始位然后以此为参考点按比特周期逐位采样。参数配置是代码里最常见的可调项。数据位、停止位、校验位这三项的匹配决定了收发能否正确解析直接反映为uart_tx.v和uart_rx.v中的参数定义。实际项目中常设为 8N18 数据位无校验1 停止位兼容性最好。参数常见值说明数据位8传输一个字节LSB first校验位None也可以选 odd/even但 8N1 是事实标准停止位1可设 2 位但 1 位最常用波特率9600 / 115200 / 921600决定比特周期直接关联分频计数比起帧格式波特率的设计更关键。每次异步传输都以起始位下降沿为时间参考因此只要分频误差控制在接收窗口允许范围内收发双方就能在几十位内保持同步。工程要求是误差一般不超过 ±3% 到 ±5%这与采样策略和分频器的实现精度有关。2.2 时钟分频用计数器从系统时钟切出任意波特率波特率生成器的本质是个分频器。若系统时钟为clk_freq目标波特率为baud_rate则分频计数值为clk_freq / baud_rate。注意这里算的是“一个 bit 持续多少个系统时钟周期”而不是半个。Verilog 实现常见的是一个计数器加一个脉冲信号// 在 clk 上升沿计数计到分频值产生一个 tick 脉冲 localparam integer DIV_CNT (CLK_FREQ / BAUD_RATE) - 1; reg [15:0] cnt 0; wire baud_tick (cnt DIV_CNT); always (posedge clk or negedge rst_n) begin if (!rst_n) cnt 0; else if (cnt DIV_CNT) cnt 0; else cnt cnt 1; end这个baud_tick就是采样的基准脉冲。每来一个 tick 就推进一位RTL 里所有与 UART 位时序相关的状态都据此前进。若用 50MHz 系统时钟跑 115200 波特率DIV_CNT约为 433实际波特率是 50000000 / 434 ≈ 115207误差不到 0.01%完全可用。需要强调分频计数器的位宽要根据最大波特率和最低系统时钟计算。9600 波特率下若系统时钟 50MHz计数值约 5208用 13 位寄存器足够。粗率的棉导致计数器回绕会直接错位这是新手常犯错误。2.3 采样点选择中间采样还是三段投票最直接的采样策略是“每个 bit 周期取一次样”但真实总线存在噪声、沿抖动如果刚好在电平跳变处采样就可能取到错误值。成熟的 UART 接收器采用过采样或三段投票策略。常见做法是在起始位下降沿后等待半位时间对准每个 bit 的中点然后连续采样多次比如在 16 倍波特率时钟下采样三次取多数判决结果。这样即使单次采样被噪声干扰多数判决也能纠错。这也解释了为什么很多开源代码里会看到 oversample 参数——它并不是为了提速而是为了提高鲁棒性。3. 接收方向核心起始位捕获、数据移位和错误检测逻辑3.1 起始位检测如何避免毛刺误触发接收方向是整个 UART 编码的质量晴雨表。起点是rxd线上的下降沿检测。这里有个工程细节真实信号可能带毛刺直接用posedge或negedge处理有时会被抖动欺骗更可靠的方式是用同步器打两拍后再做边沿检测。// 两级同步器消除亚稳态 reg rx_sync1, rx_sync2; wire rx_negedge; always (posedge clk or negedge rst_n) begin if (!rst_n) begin rx_sync1 1b1; // 空闲态为高 rx_sync2 1b1; end else begin rx_sync1 rxd; rx_sync2 rx_sync1; end end assign rx_negedge rx_sync2 ~rx_sync1;注意rxd在复位时要赋为 1空闲电平这样才不会在复位期间产生假下降沿。在实际工程中还会加一个小的滤波计数捕获到下降沿后若在短时间内电平又弹回高就认为这是毛刺而非起始位。起始位验证是第二个关键步骤。检测到下降沿后需要在 bit 周期的中点再采样一次确认仍然是低电平。因为真正的起始位是一个完整的 bit 周期低电平而毛刺不会持续那么久。若中点采样为高状态机直接放弃这一次“伪起始”。3.2 移位寄存器接收状态机的一次一比特进栈确认起始位后接收核心开始按照baud_tick逐位采样把所有数据位拼成字节。典型状态机是 IDLE → START → DATA → STOPDATA 状态下每个有效 tick 进行一次移位。// 8位数据采样与移位 reg [7:0] rx_data_reg 0; reg [2:0] bit_cnt 0; always (posedge clk or negedge rst_n) begin if (!rst_n) begin rx_data_reg 0; bit_cnt 0; end else if (data_state baud_tick) begin rx_data_reg {rx_sync2, rx_data_reg[7:1]}; // LSB first bit_cnt bit_cnt 1; end end这里的移位方向必须与实际总线的 bit 顺序一致。UART 先传 LSB所以每采到一个 bit 就放到高位等 8 位采完后rx_data_reg就是完整字节。常见错误是把移位方向写反导致收发的字节大小端不一致——表现为串口助手里收到的字节按位反转比如 0x01 变成 0x80。数据位采完之后要检查停止位。理想情况下停止位应该采到高电平若采到低则说明帧错误。这个判断在一些代码里只是丢弃数据但更专业的实现会提供一个framing_error标志位方便上层调试线缆或对端设备问题。3.3 接收完成信号单周期脉冲还是保持电平接收数据就绪信号的设计会影响后续模块的交互。两种常用风格是完成时给一个持续一个时钟周期的脉冲或者保持高电平直到被下游读取。前者适合直接连 FIFO 写使能后者适合挂在寄存器组后面由 CPU 总线读取。产生单周期脉冲的方式是在数据位采完后拉高rx_done并在下一个时钟自动拉低reg rx_done 0; always (posedge clk or negedge rst_n) begin if (!rst_n) rx_done 0; else if (stop_state baud_tick) rx_done 1; // 在停止位有效时产生完成脉冲 else rx_done 0; end有经验的工程师会把帧错误校验也放在这段时间内完成即在rx_done拉高的同时判断rx_sync2是否为高。若为低则rx_done不置位或同时输出错误标志而不是把错误帧当作有效数据给上层。这一点在噪声较大的工业环境和长线传输场景中特别重要。4. 发送方向设计与顶层集成移位输出和 FIFO 缓冲配合4.1 发送状态机经典的三段式设计发送方向比接收简单一些因为时钟域和节奏完全由本地控制不存在异步采样问题。核心思路同样是状态机IDLE → START → DATA → STOP数据位期间每个baud_tick释放一个 bit。// 发送方向逐位输出 always (posedge clk or negedge rst_n) begin if (!rst_n) begin txd 1b1; // 空闲为高 tx_state IDLE; end else begin case (tx_state) IDLE: begin if (tx_start) begin txd 1b0; // 输出起始位 tx_state START; bit_cnt 0; shift_reg tx_data; end end START: begin if (baud_tick) tx_state DATA; end DATA: begin if (baud_tick) begin txd shift_reg[0]; // 先发 LSB shift_reg {1b0, shift_reg[7:1]}; if (bit_cnt 3d7) tx_state STOP; else bit_cnt bit_cnt 1; end end STOP: begin txd 1b1; if (baud_tick) tx_state IDLE; end default: tx_state IDLE; endcase end end这段代码的关键之处在于tx_start的触发逻辑和发送完毕的反馈标志。在实际工程中建议同时产生tx_busy信号它从tx_start拉高一直到 STOP 状态结束。上游模块在tx_busy有效期间不应该发起新的发送请求否则发送数据会被覆盖或直接丢失。空闲状态的高电平输出不是可选项而是强制项。UART 总线空闲必须稳定在高电平接收端才认为线路正常。如果txd在空闲时输出低对端会不断误判起始位产生大量垃圾帧。4.2 数据缓存直接发送的局限与 FIFO 的必要性如果只是把 UART 当调试口逐字节发送就够用。但要往 PC 端传一批数据时直接发送会让上游逻辑长时间被tx_busy拖住。更合理的方案是中间加一个 FIFO上游只要检查 FIFO 未满就往里写UART 发送模块自动从 FIFO 取数发送。标准实现往往采用异步 FIFO 或同步 FIFO。由于 UART 发送时钟和上游逻辑通常同源同步 FIFO 就足够了// 同步 FIFO 实例化参数为数据位宽和深度 // 上游写入fifo_wr_en !fifo_full 时写入 fifo_wr_data // 发送模块读取fifo_rd_en 在 tx_busy0 时拉高核心注意事项是 FIFO 的读写指针和空满标志在多 bit 同时变化时的抗亚稳态表现。若上游时钟与 UART 分频时钟不是同一个则必须使用异步 FIFO并让空满标志经过格雷码同步。4.3 顶层例化与引脚约束从 RTL 到板上跑通的最后一步顶层模块要完成的工作是把uart_rx、uart_tx、FIFO 和可能的寄存器组连起来。最简结构如下uart_rx #(.CLK_FREQ(50_000_000), .BAUD_RATE(115200)) u_rx ( .clk(clk_50m), .rst_n(rst_n), .rxd(uart_rxd_pin), .rx_data(rx_data_bus), .rx_done(rx_done_pulse) ); uart_tx #(.CLK_FREQ(50_000_000), .BAUD_RATE(115200)) u_tx ( .clk(clk_50m), .rst_n(rst_n), .tx_start(tx_start_sig), .tx_data(tx_data_bus), .txd(uart_txd_pin), .tx_busy(tx_busy_sig) );综合前必须检查引脚约束中uart_rxd_pin和uart_txd_pin的 I/O 标准通常是 LVCMOS33 或 LVCMOS25视板卡电平而定。一个高频但常见的坑是RTL 仿真通过上板后发现收发不工作最终定位到set_property IOSTANDARD未设置或PACKAGE_PIN绑错。这类问题在时序报告中完全暴露不出来只能靠板级调试发现。5. 板级回环与上位机联调验证收发的三种层次与调试技巧5.1 层次一板载回环不依赖上位机的最快验证把uart_tx和uart_rx的同名引脚在顶层直接相连是最快的冒烟测试——板上操作即可确认两个方向的状态机都正常工作。操作方法在顶层加如下连接assign uart_loopback_tx uart_txd_pin_internal; // 正常输出到引脚 assign uart_rxd_pin_internal uart_loopback_tx; // 环回输入然后在 Testbench 中向tx_data_bus写入 0xA5二进制 10100101兼顾高低电平交替等待一定时间后检查rx_data_bus是否为 0xA5。若回环数据不对问题几乎可以确定在数据位顺序或波特率计数上先自查移位方向再查分频值。5.2 层次二UART 转 USB 桥接接入 PC 串口助手板载回环通过后需要把 FPGA 接到 PC 的串口终端验证。常见方案是板载的 USB-UART 桥接芯片典型有 FT232R、CP2104 等。将 FPGA 的txd连到桥接芯片的 RXDFPGA 的rxd连到桥接芯片的 TXD交叉连接是常识但总是被忽略。在 PC 端打开串口助手波特率设置为与 RTL 参数一致。发送一个十六进制字节 0x5501010101如果接收显示也是 0x55说明发送接收链路正常。若出现乱码优先检查串口助手的波特率设置是否与代码中BAUD_RATE参数一致。5.3 层次三持续压力与误码率观察单字节验证只能证明功能通不能证明质量够。可靠的做法是让 FPGA 循环自增发送一包递增数据比如 0x00 到 0xFF 循环PC 端接收后用脚本检查断点和错乱。若出现个别字节错误但大部分正确最常见的根因是系统时钟与波特率分频值不匹配导致积累误差而非 PCB 信号质量问题。检查时钟频率的精确值还可以用示波器测量 TX 引脚输出的电平宽度在发送单字节 0x00 时示波器上能看到一个低电平起始位加 8 个低电平数据位该低电平总宽度应为 9 个 bit 周期。以 115200 为例约 78.125us。偏差超过 10% 就需要检查系统时钟源和分频值了。现象可能原因排查方向完全无数据tx/rx 引脚约束错、桥接芯片方向接反检查原理图与 XDC 中 PACKAGE_PIN乱码但有数据波特率不匹配、两端参数不一致用示波器测 bit 宽度偶发错字节时钟抖动、外部干扰检查电源纹波与地线质量FT231X USB UART 驱动这类检索词频繁出现背后是很多开发者卡在了桥接芯片驱动安装这一关。驱动层面解决后还要留意桥接芯片的供电和电平标准部分芯片不支持 5V 电平直连需要确认 FPGA IO bank 电压和桥接芯片 IO 电压匹配。5.4 必要的话加一个简单的 CRC 或累加和对可靠性要求再高一点的场景帧格式可以升级为包头 长度 数据 累加和。PC 端收到后先校验累加和再处理数据能在不引入复杂协议栈的前提下显著增强链路可靠性。这一层的价值在布线较长、干扰明显的应用场景下会立刻体现出来。6. 性能边界与抗干扰优化把你的 UART 从“能用”调到“稳用”6.1 最大可用波特率怎么算不能只看条数很多开发者会把波特率直接拉到 921600 甚至 2M在短距离调试场景下确实能跑但必须理解性能边界。最大波特率受限于两个因素系统时钟能否提供足够的分频精度以及接收端过采样率是否足够。如果系统时钟 50MHz、采用 16 倍过采样那么最大位速率就是 50MHz / 16 3.125Mbps。但这是理论极限实际留出裕量后最高可靠波特率通常在 921600 以下。设计时建议为接收侧保留至少 8 倍过采样即时钟频率至少是波特率的 8 倍否则起始位检出的相位误差会大得不可接受。6.2 三段滤波与毛刺抑制工业环境的必备改造面向工业场景的 UART 需要更强的抗干扰能力。基础方案是前面提到的同步器打两拍升级方案是在同步之后再加数字滤波对输入信号按系统时钟连续采样只有连续 N 个周期都稳定在同一电平才认为电平真实变化。N 通常取 3 到 5具体值取决于噪声脉冲宽度。// 边沿毛刺滤波连续采样3次相同才确认 reg [2:0] filter_cnt 0; reg rxd_filtered; always (posedge clk) begin if (rx_sync2 rxd_filtered) filter_cnt 0; else if (filter_cnt 2) rxd_filtered rx_sync2; else filter_cnt filter_cnt 1; end这段逻辑的代价是引入了最多 3 个时钟周期的数据延迟对 UART 这种低速协议毫无影响但能显著提升抗干扰性能。顺带说一句这类滤波逻辑在按键消抖、编码器信号处理中同样适用一份代码多种复用。6.3 与其它串行协议的边界UART 不是 SPI谁用谁采样不少开发者会把 UART 和 SPI、I2C 混为一谈但它们在时钟架构上有本质区别。UART 没有时钟线靠约定波特率和起始位同步因此开销低、适合远距离SPI 有独立时钟线速率可以做到几十 Mbps但不适合长线传输I2C 靠总线上的时钟同步和设备地址寻址是多设备低速总线。在工程选型时要先确认物理层是否匹配否则代码写得再漂亮也传不了数据。6.4 最后一条工程建议仿真一定要带真实时序验证许多 FPGA 开发者在 RTL 仿真阶段只做功能仿真时钟用理想时钟UART 收发用 testbench 直连。这种做法只能验证逻辑正确性验证不了分频边界和亚稳态问题。更可靠的流程是在仿真中添加时钟 jitter 模型或者至少把baud_tick产生模块单独用timescale 1ns/1ps做精确时延仿真。验证baud_tick是否是期望频率最直接的方法是仿真中数时钟周期声明一个计数器统计每两个baud_tick之间的时钟数与DIV_CNT比对。这一步能拦截绝大多数分频器写错的隐患。这是 UART 代码从“看起来对”到“真的对”的必经一步。本文还有配套的精品资源点击获取