简介这份实验报告面向计算机组成原理课程学习者与备考学生聚焦华中科技大学谭志虎教授指导的运算器设计实验帮助读者借助Logisim完成从基础加法器到MIPS运算器的完整电路设计练习。内容覆盖8位可控加减法器、CAL182电路、4位与16位快速加法器以及32位MIPS运算器包含全加器级联、溢出检测判定、先行进位链推导、CLA74128与CLA74182组间组内进位结构等关键原理并配有实验验证过程、输入输出结果分析及心得体会可直接对照复盘设计思路与排错方法。资源包为1个doc文档约779KB按实验目的、原理、验证与总结的章节组织结构完整便于检索查阅。目前已有1548人学习下载适合需要夯实数字逻辑基础、完成运算器设计实验或进行课程复习的学生参考使用。1. 运算器设计实验在头歌平台上到底被评测什么多数人第一次在头歌实验平台上交运算器设计卡住的地方不是全加器怎么画而是提交之后评测回了一串引脚不匹配或输出恒零。头歌平台上的计算机组成原理实验判分逻辑很直接把你的电路当成黑盒按功能码灌输入比对输出引脚上的电平再拿测试用例一条条算通过率。华科这门课的运算器设计实验正好卡在承上启下的位置前面是组合逻辑与译码器后面要接寄存器堆和 CPU 数据通路所以要求里既有 8 位到 16 位的可控加减法也会牵到组间串行进位、四个标志位和移位功能。正在赶实验报告的人真正需要的是能复现的引脚约定、一张明确的功能码表、一套本地自测办法想把知识补起来的人则需要把进位链的延迟账算清楚知道为什么同样的加法器换个进位组织方式就能快出好几级门。2. 从一位全加器到组间串行进位运算器设计的进位链原理2.1 一位全加器与多位加法器的连接约束运算器的最小积木是一位全加器它有三个输入两个输出逻辑关系只有两条本位和是三个输入异或的结果向高位的进位由“两个输入都为 1”或者“其中一个为 1 且进位输入为 1”产生。写成可复用的代码比在 Logisim 里反复拉线更容易验证因为 Verilog 可以跑仿真而电路图只能靠肉眼数线。// 一位全加器s 本位和cout 向高位的进位 module full_adder( input a, b, cin, output s, cout ); wire p a ^ b; // 半加和同时是进位传递信号 P wire g a b; // 进位生成信号 G两个输入都为 1 时必然进位 assign s p ^ cin; assign cout g | (p cin); endmodule三个输入里cin决定了这个模块能不能被级联p和g在后续做先行进位时会单独抽出来用所以写模块时不要为了省一根线把它们内联掉。多位加法器的连接约束是死的第 i 位的进位输出只能接第 i1 位的进位输入低位没算完高位的结果就不确定。8 位加法器就是把 8 个这样的模块串起来进位像波浪一样从最低位传到最高位这种结构在教材里叫行波进位或串行进位。// 8 位串行进位加法器c[0] 是外部进位输入c[8] 是最终进位输出 module ripple8( input [7:0] a, b, input cin, output [7:0] s, output cout ); wire [8:0] c; assign c[0] cin; genvar i; generate for (i 0; i 8; i i 1) begin: fa_chain full_adder u(.a(a[i]), .b(b[i]), .cin(c[i]), .s(s[i]), .cout(c[i1])); end endgenerate assign cout c[8]; endmodulec定义成 9 位而不是 8 位是为了让最高位的进位有地方落脚c[8]既是加法的进位输出也是后面判断无符号溢出的依据。位宽少写一位评测里表现就是高 8 位运算全对、进位标志恒为 0这类错误在报告里往往会被写成“加法器不正确”其实只是引脚下标写错。2.2 组内并行、组间串行4 位一组的进位延迟账串行进位的问题在于延迟随位宽线性增长。16 位加法器意味着最坏情况下进位要穿过 16 个全加器每一位按两级门算总延迟就是 30 多级门主频一上去就顶不住。改进思路是分组组内用先行进位把进位一次算出来组与组之间仍然串联这就是标题里常出现的“组间串行进位”。先行进位把进位的递推关系展开。对第 i 位定义生成信号G_i A_i B_i、传递信号P_i A_i ^ B_i那么组内 4 位的进位可以写成显式表达式C1 G0 P0*C0 C2 G1 P1*G0 P1*P0*C0 C3 G2 P2*G1 P2*P1*G0 P2*P1*P0*C0 C4 G3 P3*G2 P3*P2*G1 P3*P2*P1*G0 P3*P2*P1*P0*C0每一级进位都只用两级门深度就能算出来四个进位近似同时有效组内延迟从 8 级降到 2 级左右。代价是门数变多而且最高位的表达式扇入达到 5实际综合时还要再拆。组间串行则是把 4 个这样的 4 位块首尾相接第一个块算出 C4 交给第二个块当 C0第二个块再算 C8以此类推。结构进位延迟门级16 位估算额外器件适用场景纯串行进位约 30 级无位宽小、面积优先组内并行、组间串行约 10 级每块一组进位门课程实验主流要求组内并行、组间并行约 6 级二级先行进位逻辑位宽大、性能优先延迟数字是量级估算不是仿真结果用来比较结构差异足够。想在报告里给出可信数据可以写一小段脚本把模型算出来# 门级延迟量级估算单位是 2 输入门的传播延迟 N 16 # 总位宽 BLOCK 4 # 每块位数 sum_gate 1 # 末级求和异或 intra_block 2 # 组内先行进位的门深度 inter_serial (N // BLOCK - 1) * 1 # 块间串行每块多传一级 print(串行进位:, 2 * N) print(组间串行:, intra_block inter_serial sum_gate)BLOCK改成 8 或者 2 再跑一次就能看到分块大小对延迟的影响这组数据放进实验报告的对比表里比空口说“并行更快”有说服力。提示课程要求里说的“组间串行”指的是块与块之间的进位传递方式不是组内也串行。很多报告把两者写混结论就完全反了。2.3 先行进位与组间并行的取舍既然组内已经先行进位为什么不全用先行进位把组间也并行掉答案是扇入和布线成本。组间并行需要在块一级再生成一组G*和P*即“本块是否产生进位”“本块是否传递进位”然后再用一层先行进位逻辑算出每块的进位输入。逻辑层数从 10 级压到 6 级左右但每块要额外输出两个信号顶层再堆一层与或门器件规模和布线复杂度都上去了。在头歌这类平台上做实验我的建议是先按“组内并行、组间串行”把功能跑通并拿到满分再另存一份电路做组间并行把两份结构的延迟估算和器件数写进报告的对比章节。评测用例通常只验证功能和标志位不验证你用了哪种进位结构所以第二种结构是用来写分析的不是用来换分的。2.4 ALU 功能码与控制信号的设计运算器不是只会加法。评测用例会按功能码灌不同的操作所以功能码表的定义必须在动手画电路之前定死否则每加一个功能就要改一遍选择逻辑。常见做法是用 3 位或 4 位功能码高位区分算术与逻辑低位区分具体操作。功能码 op操作实现要点000加法 AB进位输入置 0B 端不取反001减法 A-BB 端按位取反进位输入置 1010逻辑与逐位与进位输出置 0011逻辑或逐位或100逻辑异或逐位异或101左移一位低位补 0最高位进 CF110右移一位逻辑右移补 0算术右移补符号位111传送 A直通用于测试数据通路功能码一旦确定减法就不再需要单独的控制位op001译码出来的信号同时驱动“B 取反”和“进位输入置 1”两条线。这样做的直接好处是评测换功能时只改输入引脚不用改电路。3. 头歌实验平台上搭可控加减法器与标志位3.1 电路骨架、引脚命名与位宽约定在 Logisim 类工具里电路能不能过评测一半取决于引脚名和位宽。评测脚本按名字找引脚名字差一个大小写就判为缺失位宽写错就变成高位截断。我一般先定下面这套约定再往里填逻辑。引脚方向位宽说明A输入8被操作数B输入8操作数Op输入3功能码S输出8运算结果CF输出1进位/借位标志ZF输出1零标志SF输出1符号标志OF输出1溢出标志多位信号进出电路时用分线器Splitter拆成单根线接到全加器链上。分线器的顺序默认是“低位在上、高位在下”也就是输入端最上面那根对应 bit 0。顺序接反的现象很好认结果字节序颠倒8 位数据变成高低半字节互换而标志位往往还是对的因为符号位刚好被换到了最低位。隧道标签Tunnel用来代替长距离拉线给进位链、取反后的 B 端各起一个名字电路可读性会好很多报告里截图也更清楚。3.2 减法异或取反加一的接线方式减法在硬件里不单独做一套统一走“A (~B) 1”。用一个异或门阵列把 B 的每一位和 SUB 信号异或SUB0 时B^0BSUB1 时B^1~B同时把 SUB 接到最低位的进位输入。两步合起来就是补码减法。// 8 位可控加减法器sub1 执行 A-B同时输出四个标志位 module add_sub8( input [7:0] a, b, input sub, output [7:0] s, output cf, zf, sf, of ); wire [7:0] b_eff b ^ {8{sub}}; // 减法时 B 按位取反 wire [8:0] c; assign c[0] sub; // 减法时进位输入置 1完成“取反加一” genvar i; generate for (i 0; i 8; i i 1) begin: bit_fa full_adder u(.a(a[i]), .b(b_eff[i]), .cin(c[i]), .s(s[i]), .cout(c[i1])); end endgenerate assign cf sub ? ~c[8] : c[8]; // 减法按借位约定取反加法直接取进位 assign zf ~|s; // 结果各位全为 0 assign sf s[7]; // 最高位即符号位 assign of c[8] ^ c[7]; // 符号位进位异或次高位进位 endmoduleb_eff用一个位复制运算生成综合出来就是 8 个异或门c[0]直接接sub省掉一个二选一选择器。cf那一行是这里唯一有约定风险的地方有的教材定义减法时的 CF 就是最高位进位输出有的定义成借位即进位输出取反。上传前一定要对着实验页面的说明确认一遍两种约定在 AB 的用例上结果正好相反。3.3 CF、ZF、OF、SF 四个标志位的判据与接线标志位错一个整道用例就判错所以这四根线的判据要背下来并且知道每个判据为什么成立。标志判据直观含义ZF结果各位或非结果为零SF结果最高位有符号结果的正负CF加法的最高位进位减法取反无符号溢出/借位OF最高位进位与次高位进位异或有符号溢出OF 的判据最容易记错。它不是“最高位进位等于 1”而是符号位产生的进位和次高位产生的进位不一致也就是c[8] ^ c[7]。举例来说0x7F 0x01 0x80最高位进位为 0次高位进位为 1异或得 1两个正数相加得到负数溢出判断正确如果直接用最高位进位判断这里就会漏报。减法同理-128 - 1这类用例专门用来卡只用 CF 判溢出的实现。提示ZF 不要用比较器“等于 0”去实现直接用 8 输入或非门延迟低且不会引入额外位宽问题。3.4 本地测试向量跑通再提交头歌评测平台的评测次数有限我一般先在本地生成一份测试向量跑通了再上传。参考模型用 Python 写最省事因为它可以直接拿任意精度整数算真实结果再和硬件该有的输出对齐。# 生成可控加减法器测试向量A B SUB S CF ZF SF OF def ref(a, b, sub, w8): mask (1 w) - 1 b_eff (b ^ mask) if sub else b # 减法的取反 cin 1 if sub else 0 full a b_eff cin # 用更高位保存真实进位 s full mask cout (full w) 1 cf (1 - cout) if sub else cout # 按“CF 表示借位”的约定取反 zf 1 if s 0 else 0 sf (s (w - 1)) 1 sa a - (1 w) if a (w - 1) else a sb b - (1 w) if b (w - 1) else b real sa - sb if sub else sa sb of 0 if -(1 (w - 1)) real (1 (w - 1)) - 1 else 1 return s, cf, zf, sf, of lines [] for sub in (0, 1): for a in (0x00, 0x01, 0x7f, 0x80, 0xff, 0x55, 0xaa): for b in (0x00, 0x01, 0x7f, 0x80, 0xff, 0x55, 0xaa): s, cf, zf, sf, of ref(a, b, sub) lines.append(f{a:02x} {b:02x} {sub} {s:02x} {cf} {zf} {sf} {of}) open(vec_addsub8.txt, w).write(\n.join(lines) \n)向量集刻意挑了0x7f、0x80、0xff这几个边界值它们是 OF 和 CF 最容易出错的输入组合。边界值不漏覆盖基本就够。拿到向量文件后如果手里的工具带命令行模式可以直接灌进去跑# 用命令行模式加载电路并执行测试向量输出比对结果 java -jar logisim-evolution.jar -tty -sub vec_addsub8.txt add_sub8.circ 21 | tee run.log grep -n -i fail\|error\|mismatch run.log | head -20不同工具版本的命令行选项名不完全一样-tty、-sub这类开关以自己那份工具的帮助信息为准核心思路不变让工具读向量文件、逐条比对、把失败行打出来。跑完之后优先看失败行里的输入值0x7f和0x80出问题基本可以锁定 OF 逻辑全部减法用例出错则回到 3.2 节检查取反和进位输入这两根线。4. 运算器功能扩展移位、乘除与桶形移位器4.1 逻辑移位、算术移位、循环移位的判据移位看着简单但考的是分类。逻辑左移低位补 0逻辑右移高位补 0算术右移要把符号位复制到高位因为它要保号循环移位把移出的位补到另一端不丢数据。三者的区别只在“补什么”用一张表定死写代码和画电路时就不会混。类型左移右移移出位去向逻辑低位补 0高位补 0丢弃可进 CF算术同逻辑左移高位补符号位丢弃可进 CF循环低位补最高位高位补最低位补到另一端实验里最常见的要求是逻辑移位和算术右移循环移位偶尔出现在乘除法的辅助步骤里。判断当前是哪种移位靠的是功能码加一个“算术/逻辑”控制位别用数据位去猜。4.2 桶形移位器多级选择器替代多路分支一次移 1 位可以直接接线一次移任意位宽如果用选择器逐个分支8 位要 8 路16 位就是 16 路规模和延迟都不划算。桶形移位器把移位量按二进制位拆开每一位控制一级二选一移 3 位拆成 2 位加 1 位两级级联就够了。8 位需要 3 级16 位需要 4 级延迟随位宽对数增长。// 8 位桶形移位器amt 是移位量left1 左移left0 右移 module barrel8( input [7:0] din, input [2:0] amt, // 0~7 input left, output [7:0] dout ); // 第 1 级移 4 位 wire [7:0] s1 amt[2] ? (left ? {din[3:0], 4b0} : {4b0, din[7:4]}) : din; // 第 2 级移 2 位 wire [7:0] s2 amt[1] ? (left ? {s1[5:0], 2b0} : {2b0, s1[7:6]}) : s1; // 第 3 级移 1 位 wire [7:0] s3 amt[0] ? (left ? {s2[6:0], 1b0} : {1b0, s2[7:1]}) : s2; assign dout s3; endmoduleamt[2]控制的是移 4 位而不是移 8 位因为 8 位数据移 8 位已经全空没有意义级数由数据位宽取对数得到8 位用 3 级位宽翻倍加一级。做算术右移时把第 1 级里补 0 的位置换成din[7]的复制其余结构不动这样一个模块通过模式选择就能兼做逻辑和算术移位。移位量命中哪几级经过的选择器级数1amt[0]12amt[1]13amt[1], amt[0]25amt[2], amt[0]27amt[2], amt[1], amt[0]3延迟是固定的三者中最大那条路径与移位量无关这正是桶形移位器相对多路选择结构的优势。4.3 阵列乘法器与移位加法的取舍乘法不是本实验的必做项但报告里常被追问。最省器件的是移位加法逐位判断乘数为 1 就加上被乘数并左移n 位乘法需要 n 个周期。阵列乘法器把 n×n 个部分积同时算出来再用加法器树求和一个周期出结果器件数按平方增长。做课程实验时如果评测只要求加减法和移位乘法用移位加法在报告里推演就够了如果评测真的验证乘法输出先确认时序要求是单周期还是多周期再决定用哪种结构否则很容易超出门延迟限制。4.4 把移位功能并回 ALU 功能码扩展功能最容易出错的地方不是模块本身而是接回顶层时功能码冲突。我的做法是把功能码扩到 4 位原来 3 位的加减逻辑运算保持不变新增的最高位作为“移位类”标志后 3 位表示移位类型和方向。这样旧的测试向量一条都不用改只需要在报告里说明功能码扩展规则评测里原有的加减用例也不会因为改动而回归失败。顶层用一个多路选择器在“算术结果”和“移位结果”之间选选择信号来自功能码译码输出仍然走同一组 S 引脚和标志位引脚。注意逻辑运算时进位链不应该被激活否则 CF 会带着上一次运算的残留值测试用例里表现为逻辑运算的 CF 随机翻转。5. 从评测日志反推接线错误排错清单与报告写法5.1 按现象定位到具体引脚排错不要从电路图起点重读应该从失败用例的输入入手。先看失败的输入有没有共同特征再对照下面这张表定位到具体一根线效率比通读电路高得多。现象常见原因修改动作全部用例 S 正确、CF 恒 0进位输出引脚没接出或位宽被截断检查c[8]是否接到 CF 引脚减法用例全错、加法全对B 端没取反或进位输入没置 1核对异或阵列与c[0]接线高半字节与低半字节互换分线器顺序接反调整分线器高低位顺序只有边界用例 OF 错用最高位进位代替了异或判据改为c[8] ^ c[7]逻辑运算结果对、CF 随机功能码没屏蔽进位链输出逻辑运算时把 CF 强制置 0提交后平台报引脚缺失引脚名与约定不一致按实验页面给出的名字逐个核对0x7f加0x01这一条用例值得单独盯它同时检验 CF 为 0、OF 为 1、SF 为 1一条用例能同时暴露三个标志位的实现问题。5.2 实验报告里该放哪些数据报告的价值在于别人能照着复现你的结论所以除了电路截图至少要有三样东西功能码表、测试向量与实测结果的对照表、以及进位结构的延迟估算对比。测试向量不用全贴挑边界值那几行在旁边写上硬件实测输出和参考模型输出差异为零的行才有说服力。延迟对比用前面那段脚本算出来的数标注清楚是门级量级估算而不是仿真值避免被追问时说不清来源。原理部分写清 P、G 的来历和进位展开式比抄一段教材定义有用。最后把踩过的坑留在报告末尾例如分线器顺序、CF 约定、OF 判据这些恰好是下一届做同一个实验的人最想搜的内容写成别人能直接照着改的句子比如“减法时c[0]必须接 SUB 信号漏接会导致所有 AB 的用例进位标志取反”。本文还有配套的精品资源点击获取