1. 为什么CDAC电容匹配是SAR ADC设计里最容易被低估的环节做SAR ADC的人都有一个共识架构本身不难难的是把每一块拼图都做到位。而在所有拼图里CDACCapacitive DAC的电容匹配问题是最容易在前期被忽略、在后期让人抓狂的一个。很多刚入行的朋友拿到一个SAR ADC的指标第一反应是去算比较器噪声、算采样开关的线性度、算时序余量这些当然重要但等你真正把芯片流回来一测发现INL/DNL惨不忍睹SFDR远低于预期回头一查十有八九是CDAC的电容匹配出了问题。CDAC在SAR ADC里承担两个角色采样阶段它是采样电容网络转换阶段它是电荷再分配型DAC。这两个角色都要求电容之间的比值精度极高。注意是比值精度不是绝对值精度。因为SAR ADC的转换本质是电荷按二进制权重进行再分配每一位的权重直接由对应电容与总电容的比值决定。如果比值偏了那这一位的权重就偏了转换结果自然就偏了。这就引出一个关键问题在CMOS工艺里电容的绝对值误差可以很大±20%都很正常但匹配精度两个电容之间的相对误差可以做到很好。关键在于你怎么设计、怎么画版图。很多教科书和论文只告诉你用单位电容阵列注意共心对称但真正到了实操层面从单位电容的选型、阵列的排布、dummy的加法和接法、走线的寄生提取到仿真阶段怎么验证匹配性、版图阶段怎么保证对称性每一步都有坑。这篇文章就是把我自己在多个SAR ADC项目里踩过的坑、总结出来的经验从头到尾捋一遍。不管你是刚接触CDAC设计的学生还是已经做过几颗芯片但良率一直上不去的工程师相信都能从中找到对自己有用的东西。我会从单位电容的选取逻辑讲起然后进入仿真验证的具体方法再深入到版图阶段的匹配技巧最后聊几个实测中遇到的典型问题和排查思路。2. 单位电容选型不是越大越好也不是越小越省2.1 匹配精度与面积之间的Trade-off怎么算单位电容选型是CDAC设计的第一步也是最关键的一步。选大了面积大、功耗高、采样网络的时间常数大选小了匹配差、寄生影响大、kT/C噪声大。那到底怎么选核心依据是Pelgrom匹配模型。对于电容匹配相对标准偏差可以近似表示为[ \frac{\sigma_C}{C} \frac{A_C}{\sqrt{W \cdot L}} ]其中 ( A_C ) 是与工艺相关的匹配常数( W \cdot L ) 是电容的面积。这个公式告诉我们一个很朴素的道理面积越大匹配越好但改善速度是平方根关系。面积翻倍匹配只改善约1.41倍。实际选型时我会先根据SAR ADC的分辨率确定需要的匹配精度。对于N位SAR ADCDNL要控制在±0.5 LSB以内那么最大权重电容通常是MSB电容的相对匹配误差需要满足[ \frac{\sigma_C}{C} \frac{1}{2^{N/2}} \cdot \frac{1}{3} ]这个3是取3-sigma的裕度。举个例子12位SAR ADCMSB电容的匹配精度需要优于约1/(2^6 × 3) ≈ 0.52%。如果工艺的 ( A_C ) 是2%·μm那么MSB电容的边长至少需要 (2/0.52)^2 ≈ 14.8 μm。再根据单位电容的容值反推总面积就能估算出CDAC的总面积。但这里有个容易被忽略的点MSB电容通常是由多个单位电容并联组成的。比如二进制权重CDACMSB电容可能是2^(N-1)个单位电容并联。并联之后匹配误差会改善因为多个电容并联的匹配误差是单个电容的 ( 1/\sqrt{M} )M是并联数量。所以实际选单位电容时可以用这个关系反推单位电容的匹配要求可以放宽 ( \sqrt{M} ) 倍。2.2 单位电容的物理实现方式选择在CMOS工艺里做电容有几种常见方式MIM电容、MOM电容也叫finger电容、MOS电容。SAR ADC的CDAC几乎都用MOM电容原因有几个MIM电容密度高但匹配一般而且很多工艺里MIM的底层和顶层之间有较大的寄生MOS电容容值随电压变化大线性度差MOM电容用金属层之间的边缘场做电容匹配好、线性度好、寄生相对可控。MOM电容的具体结构有几种交指型interdigitated、蛇形serpentine、三明治型sandwich。我一般用交指型因为它的单位电容形状规则便于做共心对称排布。金属层选择上通常用底层金属到中间金属的层间电容比如M1到M4这样上层金属可以留给走线和电源网格。单位电容的尺寸确定后还有一个重要参数周长与面积比。MOM电容的边缘效应比较明显如果单位电容的周长/面积比太大那实际容值与设计值的偏差会比较大而且匹配也会变差。经验上单位电容的边长不要小于1 μm最好在2-5 μm之间。2.3 二进制权重 vs 分段式CDAC的选型逻辑高分辨率SAR ADC10位以上通常不会用纯二进制权重CDAC因为MSB电容太大了。比如12位纯二进制MSB电容是2048个单位电容总面积和走线寄生都很夸张。这时候会用分段式结构比如高6位用温度计码或二进制码低6位用二进制码中间加一个桥接电容bridge capacitor。桥接电容的好处是减小总面积和寄生但它本身也带来匹配问题。桥接电容的匹配误差会直接影响高段和低段之间的权重关系而且桥接电容的寄生电容会引入增益误差。我在实际项目里更倾向于用分段式冗余位的方案冗余位可以在数字域校正一部分匹配误差降低对模拟匹配的苛刻要求。选分段式还是纯二进制核心看两点一是分辨率10位以下纯二进制够用二是对DNL的要求如果DNL要求很紧分段式冗余更稳妥。但分段式也意味着更复杂的版图对称性要求这个后面会详细讲。3. 仿真阶段怎么验证电容匹配从Monte Carlo到寄生提取3.1 Monte Carlo仿真的正确打开方式很多人做Monte Carlo仿真就是跑一下工艺库自带的模型看看sigma然后觉得嗯3-sigma满足要求就过了。但这里有几个坑。第一个坑工艺库的Monte Carlo模型不一定包含电容匹配的模型。很多工艺的MC模型只覆盖了MOS管的阈值电压和迁移率变化电容匹配需要单独设置。你需要确认工艺库是否提供了电容的MC模型如果没有需要手动在仿真里加入失配源。第二个坑MC仿真的次数不够。要评估3-sigma的匹配至少需要跑1000次以上最好5000次。跑100次得到的sigma估计本身就有很大的置信区间误差。我一般会先跑200次快速看一下趋势确认没有明显问题后再跑2000-5000次做最终验证。第三个坑只看了静态匹配没看动态匹配。CDAC的匹配不仅影响静态的INL/DNL还影响动态的SFDR和SNDR。因为电容匹配误差会引入码字相关的电荷再分配误差在动态测试中表现为谐波失真。所以MC仿真不仅要跑DC扫描看INL/DNL还要跑瞬态仿真看输出频谱。具体操作上我会在Cadence里搭一个行为级晶体管级的混合仿真平台CDAC用晶体管级比较器和数字逻辑用行为级Verilog-A或Verilog-AMS这样仿真速度可以接受同时CDAC的匹配效应能准确反映。MC仿真时对CDAC的每个单位电容加入独立的失配源失配大小根据Pelgrom模型计算。3.2 寄生提取对匹配验证的影响仿真阶段另一个容易被忽略的是寄生电容的提取。CDAC的走线寄生、极板寄生、开关寄生都会影响实际的有效电容值。如果仿真时只用了理想电容那匹配验证的结果和实际流片后的结果可能差很远。我的做法是在完成版图后用PEX寄生提取工具提取CDAC网络的寄生参数生成带寄生的网表再跑一遍MC仿真。这一步很关键因为寄生电容本身也有匹配问题——如果走线不对称寄生也会不对称这会直接恶化匹配。但PEX提取的寄生网表通常很大直接跑MC仿真会很慢。折中方案是先跑理想电容的MC仿真确认设计裕度再用PEX网表跑几次典型corner的仿真看看寄生引入的额外误差有多大。如果寄生导致的匹配恶化超过了设计裕度的30%那就需要回去优化版图。3.3 用行为级模型快速评估匹配敏感度在晶体管级仿真之前我强烈建议先搭一个行为级模型做敏感度分析。用Python或MATLAB写一个SAR ADC的行为级模型CDAC的每个电容加入可调的失配量然后扫描失配大小看INL/DNL和SFDR的变化。这样做的好处是你能快速知道哪个电容的匹配最关键。通常MSB电容的匹配影响最大但次MSB、第三MSB的影响也不小。通过敏感度分析你可以确定每个电容的匹配要求然后在版图设计时把最多的面积和最好的对称性分配给最关键的电容。我自己的经验是对于12位SAR ADCMSB电容的匹配误差每增加0.1%INL大约恶化0.3-0.5 LSB。而LSB电容的匹配误差即使到5%对INL的影响也不到0.1 LSB。所以面积分配上MSB电容要占大头LSB电容可以适当缩小。4. 版图阶段的匹配技巧从共心对称到dummy接法4.1 共心对称排布的具体做法版图阶段是CDAC匹配的决胜环节。仿真做得再好版图画歪了一切都白搭。共心对称common-centroid是基本要求但具体怎么做有很多讲究。以二进制权重CDAC为例假设单位电容是正方形MSB电容由64个单位电容组成次MSB由32个以此类推。共心对称的核心思想是让每个电容的质心尽可能重合这样工艺梯度比如氧化层厚度梯度、掺杂梯度对每个电容的影响尽可能一致。具体排布时我通常用二维共心对称。比如把MSB的64个单位电容排成8×8的阵列次MSB的32个排成围绕MSB的环形以此类推。但这样排有一个问题阵列中心的电容和边缘的电容受到的应力不同匹配会变差。解决办法是加入dummy电容把实际电容包围起来让边缘电容的环境和中心电容一致。另一种做法是一维共心对称把所有电容排成一条线按ABBA的方式交替排列。这种做法的优点是简单缺点是面积利用率低而且走线寄生大。我一般只在电容数量少的时候用。实际项目中我倾向于二维共心对称分级排布先确定一个单位电容的阵列然后把不同权重的电容按共心原则分配到阵列中。比如12位CDAC总共4096个单位电容排成64×64的阵列。MSB的2048个电容均匀分布在整个阵列中次MSB的1024个也均匀分布以此类推。这样每个电容的质心都接近阵列中心匹配最好。4.2 Dummy电容的加法与接法Dummy电容是版图匹配的标配但怎么加、怎么接很多人搞不清楚。首先dummy电容的作用是让边缘的实际电容看到和中心电容相同的环境。所以dummy电容的尺寸、形状、金属层必须和实际电容完全一致。如果实际电容是M1-M4的交指电容dummy也必须是M1-M4的交指电容不能随便放个金属块。其次dummy电容的接法有讲究。常见的有三种接法接固定电位如地或电源、接相邻实际电容的节点、悬空。我一般推荐接固定电位因为悬空的dummy会积累电荷导致实际电容的匹配随时间漂移。接固定电位时要注意dummy的电位不能和实际电容的节点形成大的寄生耦合否则会引入额外的失配。Dummy的宽度也有讲究。通常dummy的宽度和实际电容一样但数量上至少加两圈。第一圈dummy紧贴实际电容第二圈dummy再往外扩。如果面积允许加三圈更保险。还有一个容易忽略的点dummy电容的走线也要对称。如果dummy的走线不对称它引入的寄生也会不对称反而恶化匹配。所以dummy的走线要尽量短、尽量对称最好和实际电容的走线方向一致。4.3 走线寄生与对称性控制CDAC的走线寄生是匹配的隐形杀手。走线寄生包括极板到地的寄生、走线之间的耦合寄生、开关管的源漏寄生。这些寄生如果不对称就会引入额外的匹配误差。控制走线寄生的核心原则是对称。具体来说每个电容到开关的走线长度要尽量一致。如果做不到完全一致至少保证同一权重的电容走线长度一致。走线的宽度要一致。宽走线寄生大但匹配好窄走线寄生小但匹配差。我一般用中等宽度比如0.5-1 μm根据工艺和电流要求调整。走线的层要一致。不同金属层的寄生不同所以同一权重的电容走线要用同一层金属。走线的拐角要一致。拐角会引入额外的寄生所以同一权重的电容走线拐角数量要一致。实际操作中我会在版图完成后用PEX提取寄生然后对比每个电容的寄生大小。如果某个电容的寄生比同权重的其他电容大10%以上就需要调整走线。4.4 开关管的匹配也不能忽视CDAC的开关管虽然不直接决定电容匹配但开关管的导通电阻和寄生电容会影响电荷再分配的精度。如果开关管的匹配不好不同电容的充放电时间常数不一致也会引入误差。开关管的匹配主要靠尺寸一致、方向一致、周围环境一致。具体来说同一权重的开关管尺寸必须完全一致。开关管的栅极方向要一致避免工艺梯度的影响。开关管周围加dummy保证环境一致。开关管的走线也要对称特别是栅极走线。我见过一个案例CDAC的电容匹配做得很好但开关管的栅极走线不对称导致不同电容的开关导通时间不一致最终INL在中间码字附近出现了明显的跳变。后来把栅极走线改成对称的树形结构问题就解决了。5. 实测中遇到的典型匹配问题与排查链路5.1 INL曲线出现蝶形或锯齿形状这是CDAC匹配问题最常见的表现。INL曲线如果出现蝶形中间高两边低或反过来通常是MSB电容的匹配出了问题。如果出现锯齿形通常是次MSB或更低位的电容匹配有问题。排查链路是这样的先确认是随机失配还是系统失配。随机失配表现为不同芯片的INL曲线形状不同系统失配表现为所有芯片的INL曲线形状相似。如果是系统失配问题在版图如果是随机失配问题在单位电容的面积或工艺。如果是系统失配检查版图的共心对称是否做到位。重点看MSB电容的排布是否均匀dummy是否加够走线是否对称。如果是随机失配检查单位电容的面积是否足够。用Pelgrom模型反推需要的面积对比实际面积。如果以上都没问题检查开关管的匹配和走线寄生。我遇到过一个案例INL曲线在所有芯片上都呈现相同的蝶形排查后发现是MSB电容的走线在版图一侧多绕了一段导致那一侧的寄生大了约5%。把走线改成对称后蝶形消失。5.2 SFDR在特定频点出现谐波SFDR的谐波通常与电容匹配的动态效应有关。如果SFDR在某个特定频点出现明显的谐波通常是电容匹配误差与输入信号频率产生了某种相关性。排查链路先看谐波阶数。如果是3次谐波通常是MSB电容的匹配问题如果是2次谐波通常是差分路径的不对称。检查CDAC的差分对称性。差分SAR ADC的两个CDAC阵列必须完全对称包括电容排布、走线、开关管。检查采样开关的线性度。有时候SFDR的谐波不是CDAC引起的而是采样开关的非线性。可以通过单独测试采样保持电路来排除。检查参考电压的稳定性。参考电压的波动也会引入谐波特别是当参考电压的建立时间不够时。5.3 良率低但仿真结果很好这是最让人头疼的情况仿真MC结果3-sigma满足要求但流片后良率只有60%。这种情况通常是仿真模型与实际工艺之间的差距导致的。常见原因工艺库的MC模型不准确特别是电容匹配模型。版图的寄生提取不准确特别是耦合寄生。封装应力导致的匹配漂移。温度梯度导致的匹配漂移。解决办法在仿真中加入更大的裕度比如把3-sigma要求提高到4-sigma。在版图中加入更多的dummy和对称结构提高抗梯度能力。在测试中增加温度扫描看匹配随温度的变化。如果可能做一批split实验改变单位电容面积或版图排布看良率的变化。6. 几个容易被忽略的实操细节6.1 单位电容的测试结构在CDAC设计的同时我强烈建议在芯片上加入单位电容的测试结构。测试结构包括单个单位电容、两个单位电容的匹配对、不同权重的电容阵列。这样流片后可以直接测量单位电容的实际值和匹配精度而不需要从SAR ADC的整体性能反推。测试结构的版图要和CDAC的实际版图一致包括dummy、走线、开关管。否则测出来的匹配不能代表实际CDAC的匹配。6.2 参考电压的走线对称性CDAC的参考电压走线经常被忽略。如果参考电压的走线不对称不同电容看到的参考电压会有微小差异这会直接引入匹配误差。我的做法是参考电压走线用宽金属尽量短并且从CDAC阵列的两侧对称引入。如果CDAC是差分的正负参考电压的走线要完全对称。6.3 温度梯度的影响温度梯度对匹配的影响在仿真中很难模拟但在实际芯片中很常见。特别是当CDAC旁边有功耗大的模块如输出驱动器、LDO时温度梯度会导致电容值漂移恶化匹配。解决办法在CDAC周围加温度隔离环guard ring减少热耦合。把CDAC放在芯片的对称位置远离热源。如果可能在CDAC的版图中加入温度传感器用于后期校正。6.4 后仿真与前仿真的差异处理后仿真带寄生的仿真和前仿真理想仿真的结果差异是判断版图质量的重要指标。如果后仿真的INL比前仿真恶化了超过50%说明版图的寄生控制有问题。我的经验是后仿真的INL恶化应该控制在30%以内。如果超过这个值需要回去优化版图重点检查走线寄生和开关管寄生。处理差异的方法先对比前仿真和后仿真的电容值看寄生导致的电容偏差有多大。如果寄生偏差大优化走线减少寄生。如果寄生偏差不大但INL恶化明显检查寄生的对称性。如果以上都没问题可能是开关管的寄生导致的需要优化开关管的版图。7. 从项目实战中总结的几条硬经验做了几颗SAR ADC之后我总结了几条硬经验都是踩过坑才明白的。第一条单位电容的面积不要省。很多新手为了省面积把单位电容做得很小结果匹配一塌糊涂。单位电容的面积是匹配的基础省什么都不要省这个。如果面积实在紧张宁可降低分辨率也不要牺牲匹配。第二条版图的对称性比仿真更重要。仿真可以跑MC但MC模型不一定准。版图的对称性是实打实的共心对称、dummy、走线对称这些做好了匹配不会差到哪里去。第三条测试结构一定要加。没有测试结构流片后出了问题只能瞎猜。有了测试结构可以直接测量单位电容的匹配快速定位问题。第四条后仿真必须跑。前仿真过了不代表后仿真能过后仿真过了不代表流片能过。但后仿真至少能发现版图的明显问题比如走线寄生过大、对称性差。第五条留够裕度。仿真结果满足要求不代表流片能满足工艺波动、温度变化、封装应力都会恶化匹配。我一般会在仿真要求的基础上留50%的裕度比如仿真要求3-sigma实际设计按4-sigma来做。最后再分享一个小技巧在CDAC的版图完成后用版图工具自带的对称性检查功能如果有的话扫一遍看看有没有明显的对称性违规。如果没有这个功能可以手动把版图导出成GDS用脚本检查每个电容的质心位置确保共心对称做到位。这个步骤花不了多少时间但能避免很多低级错误。