【开源】KU5P 全硬件 UDP 以太网回环10G/25G/40G 一套核心clone 即构建是什么基于 Xilinx Kintex UltraScale KU5P 的硬件级 UDP/IP/Ethernet 协议栈示例。收包→解析→校验→端口 1234交换源/目的地址→FIFO 缓存→原路回发纯逻辑实现用于快速验证高速以太网链路。技术栈硬核 MACxxv_ethernet10G/25G BASE-R、l_ethernet40G BASE-KR数据接口AXI-Stream40G 用ethernet_adapter做 256↔64bit 位宽转换与跨时钟域时钟板载 200MHz LVDS GT 参考 156.25MHzMMCM(clk_wiz_0) 生成 100M/156.25M/390.625M网络参数IP192.168.1.128MAC02:00:00:00:00:00UDP 端口1234RTL 源自 verilog-ethernetMIT工程结构 上手三个子工程xxvethernet_10g/xxvethernet_25g/ethernet_40g共享fpga_core.vrtl/lib/每个tcl/下有build.bat自动搜索本机 Vivado 2022.2 →create_project -dir prj重建工程含 RTL/XDC/IP仓库只上传重建脚本Vivado 工程与生成产物落在被.gitignore忽略的tcl/prj/clone 干净打开tcl/prj/name/name.xpr→ Generate Bitstream → JTAG 下载PC 向192.168.1.128:1234发 UDP 即可见回环附 KU5P 板卡手册、FMC-QSFP-X2 子卡手册及 10/25/40G 实测报告doc/适用高速数采链路验证 / 低时延以太网加速预研 / FPGA 以太网硬核教学 / 光模块·光纤·交换机互通测试。Issue / PR 欢迎需要支持其它板卡或速率含 100G可提需求。 仓库https://github.com/Hello-FPGA/FPGA_UDP