1. 项目概述与JESD204B核心价值在高速数据转换系统的设计里最头疼的问题之一就是如何把海量的数字数据从FPGA或ASIC稳定、同步地送到DAC或者从ADC取回来。传统的并行LVDS接口数据速率一高动辄几十上百根线不仅PCB布线是噩梦同步时序更是让人抓狂。JESD204B标准的出现可以说是一场“救赎”。它用高速串行SerDes链路替代了并行总线通过多通道绑定和确定性延迟在简化硬件设计的同时保证了多通道间严格的同步关系。这对于相控阵雷达、多天线MIMO通信、高端测试仪器这类对时序一致性要求极高的系统来说是架构升级的关键。我这次要拆解的是德州仪器TI旗下DAC39J82这款高性能16位、12.6 GSPS数模转换器的JESD204B接口配置。光看数据手册里那上百页的寄存器描述很多工程师可能就望而却步了。但实际调过就知道链路能不能通、性能稳不稳关键就藏在从config70到config97这一系列配置寄存器里。这些寄存器控制着从链路参数L、M、F、K到通道映射、错误处理乃至同步信号生成的每一个细节。这篇文章我就结合自己调试DAC39J82的实际经验把这些寄存器掰开揉碎了讲清楚重点不止在“每个bit是干什么的”更在于“为什么要这么设”以及“设错了会怎样”。无论你是正在评估DAC39J82还是已经在调试中遇到了链路同步失败、数据错位的问题希望这篇近万字的详解能成为你手边最实用的参考。2. 链路核心参数配置寄存器深度解析JESD204B链路的建立始于几个核心参数的协商与配置链路层参数L、M、F、K、N等。这些参数定义了数据是如何被打包、并通过多少条物理链路传输的。在DAC39J82中它们主要由config75、config76、config77、config78这几个寄存器控制。理解它们之间的数学关系和物理意义是成功配置的第一步。2.1 帧与多帧结构配置config75, config76config75和config76寄存器共同定义了JESD204B数据帧的基本结构这直接关系到链路的带宽和缓冲深度。config75寄存器地址0x4B此寄存器包含两个关键参数F每帧八位字节数和RBD接收缓冲延迟。f_m1(位[7:0]) 这是“每帧八位字节数减1”F-1。DAC39J82仅支持1、2、4或8个八位字节Octet每帧因此有效值只能是0、1、3、7。默认值是0x00即F1。F的选择直接影响单条通道的瞬时数据速率。例如当帧时钟为250 MHz时F1对应的通道数据速率为250 Mbps * 10 2.5 Gbps考虑8b/10b编码F8则为20 Gbps。选择时需确保SerDes收发器能支持该速率。rbd_m1(位[12:8]) 弹性缓冲区深度减1。这个参数至关重要它决定了接收端缓冲区能容纳多少帧数据用于补偿不同物理通道Lane之间的传输延迟偏差Skew。其值必须小于或等于k_m1即K-1。设置过小可能无法吸收通道间的Skew导致缓冲区上溢或下溢引发持续的错误设置过大则会无谓地增加数据通过JESD204B接口的总延迟。通常在链路建立初期如果Skew情况未知可以保守地将其设置为k_m1。在系统稳定后可以通过观察链路状态或使用更小的值来优化延迟。config76寄存器地址0x4C此寄存器定义了多帧和链路规模。k_m1(位[12:8]) 多帧中的帧数减1K-1。范围是0-31即K值为1到32。K值定义了JESD204B确定性延迟的基准单位。一个多帧周期是链路重新进行初始通道对齐ILA和发送控制字符的周期。较大的K值意味着更长的多帧周期可以减少控制字符的开销提升传输效率但也会增加弹性缓冲区的深度要求因为rbd_m1≤k_m1和初始链路建立时间。在系统时钟和SYSREF非常稳定的情况下可以使用较大的K值如32若时钟存在一定抖动或对链路建立时间敏感则建议使用较小的K值如4或8。l_m1(位[4:0]) 链路使用的通道数减1L-1。DAC39J82最多支持8个通道L8因此有效值为0-7。这个值必须与发送端通常是FPGA的JESD204B IP核配置完全一致。例如如果你在FPGA侧实例化了一个L4的发送器那么这里也必须设置为3。实操心得在初次配置时一个常见的错误是rbd_m1k_m1这会导致配置错误Configuration Error并阻止链路同步。安全的做法是初始化时将rbd_m1设置为与k_m1相同的值。另一个关键点是F和L的乘积F * L必须等于转换器数M与每样本位数N除以8的乘积M * N’ / 8。这里的N’是经过调整的每样本位数通常N’16即使N14。这个等式是JESD204B链路带宽匹配的基石配置前务必验算。2.2 转换器与样本配置config77, config78这两个寄存器描述了数据源转换器的特性确保发送端和接收端对数据格式的理解一致。config77寄存器地址0x4Dm_m1(位[15:8]) 每链路转换器数减1M-1。DAC39J82作为双通道DAC通常每个JESD链路对应一个DAC通道M1或者在单链路模式下对应两个交织的DAC通道M2。手册注明有效编程值为0, 1, 3。对于典型的双通道独立模式两个链路Link0和Link1各自M1因此此字段应设置为0。s_m1(位[4:0]) 每帧每个转换器的样本数减1S-1。DAC39J82仅支持每个转换器每帧发送1个样本S1因此有效值只能是0。S1的情况用于更高倍数的交织采样在本器件中不支持。config78寄存器地址0x4En_m1(位[4:0])与nprime_m1(位[12:8]) 这两个参数容易混淆。n_m1是原始样本分辨率减1N-1。对于DAC39J82其分辨率为16位但实际有效数据位可能为14位或16位N通常设置为16。nprime_m1是经过调整的每样本位数减1N’-1它表示实际在JESD链路上传输的每样本位数。在大多数情况下为了对齐到字节边界N’会被设置为16即使N14也会在低位补0。手册特别指出nprime_m1的唯一有效值是15即N’16。因此这两个字段通常都设置为15二进制01111。scr(位5)加扰器使能位。置1启用JESD204B标准的加扰功能。加扰可以将数据频谱随机化减少能量集中在特定频率点的风险有助于通过EMI测试并改善信号完整性。强烈建议在最终系统中启用加扰除非在调试初期为了观察确定的测试模式而临时关闭它。hd(位6)高密度模式。当置1时单个样本的数据可以拆分到多个通道上传输。这通常用于当单个通道的速率无法满足一个样本的带宽时。对于DAC39J82在常规模式下应设置为0。注意事项n_m1和nprime_m1都设置为15意味着链路传输的是16位数据。如果你的实际应用数据只有14位有效那么你需要确保在发送端FPGA将14位数据左移2位乘以4或者在DAC内部通过数字功能模块进行处理。scr加扰的启用/禁用状态必须与发送端严格匹配否则接收端无法正确解扰链路必然失败。2.3 链路标识与通道使能config70-config74这一组寄存器用于给物理通道分配逻辑ID并控制其开关。config70 (0x46) 和 config71 (0x47) 这两个寄存器为8个JESD通道Lane 0-7分配通道标识符Lane ID。每个ID占5个比特可表示0-31。在JESD204B协议中接收端利用这些ID在初始通道对齐序列ILA期间识别和排序来自不同物理通道的数据。必须确保每个激活的通道都有一个唯一的Lane ID。默认配置是递增的0x0120, 0x3450即Lane0 ID0, Lane1 ID1, …, Lane7 ID7。除非有特殊的通道重映射需求否则通常保持默认值即可。config72 (0x48) 除了高位的Lane6/7 ID其低位包含了两个全局设置jesdv(位0) JESD版本选择。0代表JESD204A1代表JESD204B。DAC39J82仅支持JESD204B因此此位必须设置为1。subclassv(位[3:1]) 子类选择。001代表子类1Subclass 1这是唯一支持的模式。子类1使用SYSREF信号进行确定性延迟的多器件同步。config73 (0x49)链路分配寄存器。DAC39J82支持最多4个逻辑链路Link0-3每个物理通道Lane可以被分配到任何一个链路。每2个比特控制一个通道00 Link0,01 Link1,10/11保留。例如在典型的双通道模式下我们可能将Lane0-3分配给Link0服务DAC ALane4-7分配给Link1服务DAC B。这就需要将config73的比特对[1:0], [3:2], [5:4], [7:6]设为00Link0比特对[9:8], [11:10], [13:12], [15:14]设为01Link1。config74 (0x4A) 这是一个功能丰富的控制寄存器。lane_ena(位[15:8])通道使能位。高位对应高序号通道bit15 Lane7。只有需要用到的物理通道才应被使能。例如如果你只使用4个通道Lane0-3那么只需设置bit8-bit11为1其余为0。禁用未使用的通道可以降低功耗和噪声。jesd_test_seq(位[7:6])测试序列选择。这在链路调试中非常有用。01用于验证高频抖动模式10验证混合频率抖动模式11验证ILA序列。在正常数据传输时应设置为00禁用。dual(位5)双DAC模式。当使用单个JESD链路驱动两个DAC通道时将此位置1可以禁用C和D数据路径的时钟以节能。在典型的双链路模式下此位应为0。init_state(位[4:1])初始化状态控制。将此字段设置为非零值如1111会使JESD模块保持在初始化状态此时可以安全地配置寄存器而不会产生输出。这是正确的启动序列的关键一步先置位init_state配置所有寄存器然后清除init_state最后释放JESD复位。jesd_reset_n(位0)JESD模块复位。低电平有效。在修改关键配置或链路异常时可能需要先复位JESD模块。调试技巧config74是调试的“总开关”。一个稳健的启动流程是1) 确保jesd_reset_n0保持复位2) 设置init_state0xF3) 配置所有其他寄存器4) 设置lane_ena使能所需通道5) 清除init_state0x06) 最后释放复位设置jesd_reset_n1。jesd_test_seq功能在排查链路物理层问题时极其有用可以通过发送已知的测试模式来验证通道完整性。3. 高级功能与调试寄存器详解在完成了基本链路参数配置后一些高级功能和调试相关的寄存器决定了链路的鲁棒性、错误处理能力以及系统集成方式。这部分是解决疑难杂症的关键。3.1 弹性缓冲区与匹配字符config75, config79我们回头再看config75的rbd_m1它的设置需要结合系统实测的通道间Skew。你可以通过逐步减小rbd_m1的值来优化延迟同时用config79寄存器来监控缓冲区匹配状态。config79寄存器地址0x4F 控制JESD接收缓冲区的启动条件。match_data(位[15:8])与match_ctrl(位6) 这两个字段定义了接收端在ILA序列结束后开始将数据存入弹性缓冲区的“起始字符”。默认match_data为0x1C即/K28.0/控制字符match_ctrl为1匹配控制字符。这意味着接收端在遇到第一个非/K/字符即控制字符/K28.0/后开始缓冲用户数据。通常保持默认即可。match_specific(位7) 如果设置为1则严格匹配match_data和match_ctrl定义的字符如果为0则遇到第一个非/K/字符就启动缓冲。在标准兼容模式下应设置为1。no_lane_sync(位5)一个非常重要的调试位。如果发送端FPGA的JESD204B IP核不支持或未正确发送通道同步CGS和ILA序列将此位置1可以告诉接收端“不要期望来自发送端的通道初始化”从而避免因ILA阶段配置字不匹配而报告错误。在调试初期如果链路始终无法同步可以尝试将此位置1以绕过ILA检查先验证用户数据是否能传输。当然这只是调试手段最终稳定系统应确保发送端符合标准并将此位置0。jesd_commaalign_ena(位0) 逗号对齐使能应始终为1。3.2 错误检测与同步请求配置config81, config82, config84, config85JESD204B接收端具备强大的错误检测能力而如何响应这些错误则取决于config81/82Link0和config84/85Link1的配置。config81/84寄存器地址0x51/0x54同步请求使能寄存器sync_request_ena_linkx。当检测到特定错误时接收端可以拉低SYNC~N~信号向发送端请求重新启动链路训练发送CGS序列。这个寄存器的每个比特对应一种错误类型如多帧对齐错误、帧对齐错误、配置错误等。默认值0xFF表示任何错误都会触发同步请求。在调试阶段你可能希望禁用同步请求以便错误能持续被观察到而不是链路不断重启。例如可以暂时将其设置为0x00。在生产系统中则需要根据系统容忍度选择性地使能关键错误的同步请求如多帧对齐错误、配置错误。config82/85寄存器地址0x52/0x55错误使能与报告寄存器error_ena_linkx。这个寄存器控制哪些错误会被计数记录在错误计数器中并可能从pad_syncb引脚输出作为错误通知。disable_err_report_linkx位位9置1则会禁止所有错误在sync_n输出上报告。phadj_linkx位用于相位调整通常保持默认0。关键字段error_ena_linkx位[7:0]定义了哪些错误类型会被使能。默认0xFF使能所有错误。即使你禁用了同步请求使能错误计数仍然可以让你通过读取错误计数器如果器件提供或状态寄存器来了解链路质量。排查经验链路不稳定时一个标准的排查流程是1) 将sync_request_ena_linkx设为0x00禁止链路自动重启。2) 确保error_ena_linkx为0xFF使能所有错误检测。3) 尝试建立链路。4) 通过状态寄存器如后面提到的config100-config107读取具体的错误标志位定位是帧对齐问题、配置不匹配还是8b/10b编码错误。这比盲目调整参数要高效得多。3.3 跨开关映射与同步信号路由config95, config96, config97对于多通道、多链路的复杂板卡设计PCB布线可能无法做到JESD物理通道与逻辑通道的顺序一一对应。DAC39J82的Cross-bar Switch跨开关功能为此提供了灵活性。config95 (0x5F) 和 config96 (0x60) 寄存器SerDes到JESD通道映射寄存器。这两个寄存器各有4个octetpath_sel字段每个字段3比特分别控制JESD Lane 0-7的数据来源。工作原理octetpath_sel(n)的值0-7决定了哪个物理SerDes通道的数据被路由到第n个JESD逻辑通道。例如octetpath_sel(0)3意味着将物理SerDes Lane 3的数据映射到JESD Lane 0。应用场景 假设你的PCB布线将FPGA的TX0、TX1、TX2、TX3分别连接到了DAC的SerDes Lane 3, 2, 1, 0。为了在逻辑上仍使用JESD Lane 0-3你可以在config95中设置octetpath_sel(0)3(JESD0 - SerDes3),octetpath_sel(1)2(JESD1 - SerDes2),octetpath_sel(2)1(JESD2 - SerDes1),octetpath_sel(3)0(JESD3 - SerDes0)。默认映射是直通的0-0, 1-1, …。注意事项 映射必须是一一对应的不能将两个JESD通道映射到同一个SerDes通道。此功能在**init_state模式下配置才安全**。config97寄存器地址0x61同步信号选择与极性寄存器。DAC39J82提供多个同步信号输出引脚如SYNC_N_AB, SYNC_N_CD, SYNCB用于向FPGA反馈链路状态或触发系统同步。syncn_sel(位[3:0]) 选择哪些链路的sync_n信号进行“与”操作后驱动到SYNCBLVDS输出引脚。例如syncn_sel0x3二进制0011表示Link0和Link1的sync_n相“与”后输出。只有当所有选中链路的sync_n都解除断言高电平表示链路同步时SYNCB输出才为高。这可用于实现多链路的“全锁定”状态指示。syncnab_sel和syncncd_sel(位[11:8], [7:4]) 功能类似分别对应SYNC_N_AB和SYNC_N_CD这两个CMOS输出引脚的选择器。syncn_pol(位15) 设置SYNC_N_AB和SYNC_N_CD输出信号的极性。0为低电平有效标准1为高电平有效。需根据FPGA端中断或GPIO的触发极性来设置。配置要点 跨开关映射是物理层调试的利器可以绕过PCB布线错误。但在使用前务必确认FPGA端的JESD IP核是否也支持或需要相应的通道重映射通常称为“Lane Reverse”或“Lane Swap”。两端的映射必须协同工作。同步信号的选择则关乎系统级同步逻辑例如在多DAC同步系统中你可能需要将所有DAC的“链路就绪”信号相“与”后再作为全局启动触发。3.4 SYSREF同步模式配置config92对于JESD204B子类1系统SYSREF信号是实现确定性延迟和多器件同步的时钟基准。config92寄存器控制着SYSREF的捕获方式。config92寄存器地址0x5Csysref_mode_link0和sysref_mode_link1(位[2:0], [6:4]) 分别控制Link0和Link1的SYSREF使用模式。这是一个非常重要的设置不当的配置会导致无法捕获到稳定的SYSREF从而无法完成多帧边界对齐。000 不使用SYSREF脉冲仅用于子类0DAC39J82不支持。001使用所有SYSREF脉冲。这是最常用和最稳健的模式只要SYSREF到来接收端就尝试对齐。010 仅使用下一个SYSREF脉冲。011 跳过一个SYSREF脉冲然后仅使用下一个。100 跳过一个SYSREF脉冲然后使用所有脉冲。101/110 跳过两个脉冲的模式。选择策略 在大多数确定性延迟要求的系统中应选择001使用所有脉冲。如果系统中有多个器件且SYSREF布线长度不同导致到达时间有微小差异有时使用010或011模式可以避免在电源噪声或抖动较大的时刻进行捕获提高同步成功率。这需要结合示波器观察SYSREF与器件时钟CLK的相对时序来调整。err_cnt_clr_link0/link1(位3, 位7) 错误计数器清零位。向该位写入10-1的跳变可以清除对应链路的错误计数器。在监控链路错误率时非常有用。4. 链路状态监控与错误排查实战配置完成后链路的健康状况需要通过一系列状态寄存器来监控。DAC39J82提供了详尽的错误报告机制主要集中在config100到config109寄存器组。4.1 通道错误状态寄存器config100-config107config100到config107这8个寄存器地址0x64-0x6B以相同的格式分别报告JESD Lane 0到Lane 7的错误状态和FIFO标志。每个寄存器的高8位alarm_l_error报告链路层错误低4位alarm_fifo_flags报告弹性缓冲区的FIFO状态。链路层错误高8位 这是排查问题的首要关注点。每个比特对应一种错误bit15 (多帧对齐错误)和bit14 (帧对齐错误) 这是最常见的错误表明接收端无法在数据流中找到正确的/K28.5/和/K28.0/等控制字符来进行帧/多帧边界对齐。根本原因通常是1) 线速率不匹配2) 参考时钟或SYSREF不稳定3) PCB信号完整性差眼图闭合4) 发送端未正确发送CGS/ILA序列。bit13 (链路配置错误) 接收端在ILA序列中收到的配置参数L, M, F, K, N, N’, CS, CF等与本地寄存器config75-config78等的设置不匹配。必须逐项核对发送端FPGA JESD IP核与接收端DAC的所有JESD参数。bit12 (弹性缓冲区溢出) 表明rbd_m1设置过小无法容纳通道间的Skew。需要增大rbd_m1但需≤k_m1。bit11 (弹性缓冲区匹配错误) 接收到的第一个非/K/字符与config79中match_data和match_ctrl的设置不匹配。检查发送端的数据发送是否在ILA之后正确开始。bit10 (编码同步错误)和bit9/bit8 (8b/10b错误) 这些属于物理层或字符层错误通常指向SerDes的PLL未锁定、信号完整性极差、或发送端编码有问题。FIFO状态低4位 指示弹性缓冲区的读写状态。read_empty和write_full是正常状态指示。而read_error读空时读和write_error写满时写则表明FIFO控制逻辑出现了异常通常伴随严重的时钟或数据问题。重要特性 这些错误状态寄存器是**写1清零Write-1-to-Clear**的。这意味着你读取到错误标志后需要向对应的比特位写入1才能将其清除。向其他位写入0。这是一个非常实用的设计允许你持续监控特定错误是否再次发生。4.2 系统级报警寄存器config108, config109config108和config109提供了更广泛的系统状态视图。config108寄存器地址0x6Calarm_sysref_err(位[15:12]) SYSREF错误。如果SYSREF信号在预期的时间窗口内没有被正确捕获相应的位会被置起。检查SYSREF与器件时钟的时序关系建立/保持时间。alarm_from_pll(位0)和alarm_rw0/1_pll(位3,2)PLL失锁报警。这是硬件层面的根本性问题。alarm_from_pll是DAC核心PLLalarm_rw0/1_pll是SerDes块的PLL。如果这些位为1说明时钟质量不达标或电源噪声过大JESD链路根本不可能稳定。手册特别提醒上电锁定时会产生误报警需要在PLL稳定后手动清除这些位再监控。config109寄存器地址0x6Dalarm_from_shorttest(位[15:8]) JESD短路测试报警。当使能测试模式时此寄存器报告各通道测试结果。memin_rw_losdct(位[7:0])SerDes通道信号丢失检测。这是一个非常直观的硬件连接状态指示。如果某个物理通道的比特为1表示该SerDes接收器检测不到有效的输入信号。排查顺序首先确认这个寄存器如果对应通道的LOS为1那么问题出在物理连接、发送端未发射、或差分极性接反无需继续排查高层协议。4.3 系统化调试流程与问题排查表基于以上寄存器我总结一个系统化的JESD204B链路调试流程上电与基础检查确保电源、模拟和数字电源电压纹波在规格内。确认参考时钟CLK±稳定幅度符合要求。使用示波器或逻辑分析仪确认SYSREF信号存在且与CLK边沿满足时序要求通常SYSREF边沿在CLK的单调区域内。静态配置与初始化将DAC置于复位状态jesd_reset_n0并设置init_state0xF。根据系统设计谨慎配置config70-config78的核心链路参数L, M, F, K, N, N’, SCR, HD。务必与FPGA端JESD IP核配置进行交叉验证。配置config95/96的跨开关映射如果需要。配置config74的lane_ena仅使能实际使用的通道。配置config92的SYSREF模式通常为001。为便于调试将config81/84同步请求使能暂设为0x00将config82/85错误使能设为0xFF。清除init_state设为0然后释放JESD复位jesd_reset_n1。物理层连通性诊断读取config109的memin_rw_losdct寄存器。任何使用的通道对应的位都应为0。如果为1检查PCB连接、发送端电源与使能。读取config108的PLL报警位。等待足够锁相时间如10ms后清除这些位写1清零再次读取应保持为0。若持续为1检查时钟质量、电源或滤波电路。链路同步过程监控确保FPGA端开始发送JESD204B CGS代码组同步序列。监控DAC的SYNC~N~输出信号或config97路由后的同步输出。它应该从低电平请求同步变为高电平同步完成。如果SYNC~N~一直为低读取config100-config107中对应通道的错误寄存器。重点关注多帧/帧对齐错误和配置错误。对齐错误 检查线速率、时钟、信号完整性。用示波器查看SerDes差分信号眼图。配置错误 逐字节比对FPGA发送的ILA配置字与DAC寄存器设置。可以使用FPGA的ILA核或芯片厂商的调试工具抓取ILA数据。数据传输验证链路同步后将FPGA端切换为发送用户数据或确定性测试模式如递增锯齿波。禁用测试模式config74的jesd_test_seq00。再次读取config100-config107的错误寄存器应无新错误产生。可以尝试向错误寄存器写入0xFFFF来清零所有标志观察一段时间内是否复现。通过DAC输出用频谱仪或示波器观察模拟信号验证数据是否正确转换。稳定性与优化逐步减小config75中的rbd_m1值直到错误寄存器中出现弹性缓冲区溢出错误然后回退一个安全值。根据系统需求重新配置config81/82/84/85使能必要的错误同步请求和报告。在长期运行中可以定期轮询错误计数器或状态寄存器作为系统健康状态的监控。下表归纳了常见问题现象、可能原因及排查寄存器问题现象可能原因首要排查寄存器辅助排查点SYNC~N~始终为低链路无法同步1. 物理链路不通2. 时钟/PLL问题3. 参数配置错误config109(LOS)config108(PLL锁)config100-107(对齐/配置错误)PCB连接、时钟信号、FPGA IP核使能、参数核对LMFK链路同步后随机丢失1. 信号完整性差抖动大2. 电源噪声3. SYSREF时序不佳4. 弹性缓冲区深度不足config100-107(持续出现对齐错误)config108(SYSREF错误)测量SerDes眼图、电源纹波、调整SYSREF延迟、增大rbd_m1配置错误持续报告发送端与接收端JESD参数不匹配config75-config78与 FPGA配置对比核对所有JESD参数特别是SCR,F,K,N无模拟输出或输出错误1. 数据路径未使能2. 跨开关映射错误3. 数据格式不匹配config74(lane_ena)config95/96(映射)DAC数据格式寄存器确认DAC数字数据接口已激活检查映射关系验证发送数据格式调试JESD204B链路是一个需要耐心和系统方法的过程。从电源时钟等基础硬件到参数配置等软件设置再到信号完整性等高频设计环环相扣。理解这些配置寄存器的每一个细节就等于掌握了与DAC39J82内部JESD核心对话的语言是解决一切链路问题的基石。希望这份超详细的解析能让你在下次面对JESD204B调试时更加游刃有余。