很多刚接触Allegro的工程师第一次在电源层画分割线时都会犯一个共同的错误——在走线层画了一堆线然后发现敷铜结果完全不受控制。电源层分割这件事在Cadence Allegro里其实就两个关键动作先用Anti Etch画出边界再让动态铜皮按照边界精准长出来。今天这篇文章就围绕这个主线把整个流程拆开揉碎讲一遍适合正在做多层板电源规划、或者已经被电源层分割折腾过的硬件工程师参考。1. 为什么要做电源层分割它到底解决了什么问题1.1 电源层分割的本质一整块铜皮如何变成多个“电源岛”先理解一个基本概念所谓电源层并不是一整块全是铜皮的平面而是一个被分割成很多独立区域的导电层。每个独立区域都可以承载不同电压的网络比如3.3V、5V、1.8V、12V等这些区域通常被叫做“电源岛”。为什么要费这么大劲去分割而不是直接用走线把电压送到各个芯片这里有个物理层面的原因。完整铜皮的阻抗非常低对高频噪声有很好的吸收能力也能为信号提供干净的回流路径。如果每个电压都用细走线线路的压降和寄生电感都会大很多尤其在大电流场景下走线产生的压降会直接影响芯片供电质量。而用大铜皮供电就等于把一套“低阻抗的电源分配网络”铺到了各个角落效率和可靠性都更好。但一块铜皮只能有一个网络属性。要想在一个电源层里同时布置多个电压就必须把铜皮切开切开的边界就是Anti Etch线。这个分割动作本质上就是把一块完整的导电平面用“规则”切成多个电气隔离的区域。听起来简单实际操作中有不少细节。它背后的物理含义是电流在铜皮里流动时会自动选择阻抗最低的路径回流到源端。如果分割线画得不对就等于把一个电源岛的电流强迫到另一个电源岛上去绕轻则产生大量噪声重则直接导致芯片工作异常。所以分割不是画着玩的它是电源设计里仅次于原理图拓扑的一环。1.2 为什么不能靠走线代替换个视角看电源完整性在两层板时代电源靠一根根粗走线也能勉强工作因为电路规模小、速率低噪声问题是后话。但现在一块板子上动不动就是几十路电源、上百个去耦电容、多片高速芯片信号边沿快到皮秒级这时候电源分配方式就直接决定产品能不能稳定跑起来。这么说吧走线供电像一根根吸管铜皮供电像一个大水槽。吸管能提供的瞬时电流有限水槽却能应对突发的电流需求。芯片切换逻辑的时候瞬间电流变化非常剧烈如果供电链路是细走线电压会出现明显的跌落这就是所谓的高频去耦失效。而完整铜皮配合去耦电容就能在极短时间内补充电流保持电压稳定。所以电源层分割的最终目的就是用合理的铜皮规划换取稳定的电源阻抗曲线。在需要电气隔离的地方用物理方式阻断铜皮在电流路径上保持铜皮足够宽、足够连续。这就是分割的核心思路搞清楚了这一点后面所有操作都有了解释。1.3 分割前的工具与准备进入具体操作之前我建议先确认以下几个前提至少是四层板设计有独立的内电层或电源层。两层板做电源分割操作层面就不太符合实际场景因为缺少完整的参考平面。PCB封装和板框已经建好电源网络的分类已经明确。3.3V、5V这些网络需要提前分好不然分割完再改网络归属会很麻烦。已经清楚Allegro中各图层的作用特别是Board Geometry、Anti Etch以及各个电性层的概念。很多问题都出在层搞错了后面会详细讲。确认完这些就可以开始设计分割线了。2. Anti Etch电源层分割的“边界线”到底怎么画2.1 Anti Etch到底是什么它不是走线是规则标记先直接回答一个高频疑问Anti Etch是“禁止蚀刻”还是“禁止铺铜”其实都不完全对。在Allegro里Anti Etch是一个特殊的图层类别它位于Board Geometry下对应每一层都有一个Anti Etch子类。它的作用是告诉动态铜皮你到此为止不能跨越这条线。用大白话说它就是一把“虚拟刀”。它不是电气意义上的走线不会参与电阻电容计算也不会生成铜箔图形它只是一个规则标记。当你在Anti Etch上画了一条线之后这条线所在的区域会形成一道屏障动态Shape会把这个位置处理成边界左边一个电源岛右边一个电源岛互不导通。我见过不少新手把Anti Etch线画完就忘了结果敷铜出来完全不对就是因为没理解这个“规则标记”的含义。有一点需要强调Anti Etch线与Route Keepout禁止铺铜区不同。Keepout是“这片区域谁都不能进”不管是铜皮、走线还是过孔都禁止而Anti Etch是“这片区域可以电性分隔属于同一层的铜皮被切开了但其他东西比如过孔、走线依然可以穿过去”。这个区别在实际设计里非常关键千万别混淆。如果你只是想留一个禁布区用Keepout就够了如果你要切分电源层就得用Anti Etch。2.2 创建和设置Anti Etch层的完整流程第一步打开Allegro的Color/Visibility设置确认Board Geometry下存在对应层的Anti Etch子类。比如我要分割内电层通常叫Power或GND平面需要看到Power/Anti Etch或GND/Anti Etch这个选项。如果没有可以在Board Geometry下新建一个命名对应即可。第二步选择Add Line命令把Active Class设为Anti EtchActive Subclass设为要分割的那一层比如Top或Power。此时屏幕上的光标会变成画线状态。这里要注意一定得选对Subclass很多人画完全部线条以后发现敷铜层没反应就是因为线画到了别的子类上。第三步开始画分割线。这条线画在哪里最后铜皮就被切在哪里。常见的操作是用直线段围出每个电源域的范围线的起点和终点都要落在板框或者已有的Anti Etch线上形成封闭的回路。如果某个区域是靠板框来限制的那么分割线只需要和板框相交让板框和Anti Etch共同围成一个闭合边界。这里有个细节不要让分割线的起点或者终点悬空一定要和板框或者其他分割线相交否则铜皮会从那个开口处“漏”出去。第四步画完后给分割线设置一个明显颜色便于后续检查。在Color/Visibility里把Anti Etch的颜色调成高亮比如黄色然后我习惯用Shape → Boundary Display查看一下边界状态。这个命令会把每个动态铜皮的边界高亮显示出来一眼就能看出哪里没有闭合。这里有一个很隐蔽的细节Allegro中动态铜皮的边界是根据Anti Etch的图形来计算的但它计算的是Anti Etch所在的“屏蔽区域”。所以画分割线时线的宽度要尽量小一般设成8mil或12mil就够因为线越宽实际切出来的两个电源岛之间空隙越大浪费的铜皮面积也越多。有的工程师喜欢用4mil也能用就看制板厂的能力了。我自己用8mil比较多兼顾了安全间距和生产能力。2.3 画分割线的几个关键习惯画分割线这件事说实话没有任何难度三分钟就能学会但真正考验人的是“怎么画才不出问题”。我把自己踩过的坑总结成几条第一分割线要闭合。如果两个不同电源岛之间的分隔没有闭合动态铜皮会把它们当成一个整体直接连成一片。检查闭合的方法很多最简单的就是用Display → Highlight把Anti Etch线整个高亮出来肉眼看一遍更严谨的用Tools → Database CheckAllegro会提示是否有未闭合的边界。第二走线和过孔要与Anti Etch保持间距。因为Anti Etch一旦和走线太近动态铜皮可能把走线包含进去或者产生漏铜。常规做法是把走线离分割线至少10mil以上这个距离可以通过Design Rules → Spacing来设定。如果间距设得太小高速信号的跨分割问题会被放大后面会单独讲。第三电源层分割时电源岛之间要留出“缝隙”不能贴在一起。这个缝隙就是Anti Etch线的线宽本身8mil的线宽已经是比较经济的值。如果分割线上还加了多余的对齐参考线就会浪费铜皮面积也影响板厂加工。第四不要在Anti Etch上放置过孔尤其不要放电源过孔。因为过孔在多层板中是连接上下层的通道如果你的过孔正好落在分割线上等于在两个电源岛之间搭了一座桥直接短路。实际生产中这种情况极难检查往往要等板子回来上电才发现问题。3. 从分割线到精准敷铜完整的实操流程3.1 分配网络与敷铜参数设置分割线画好后下一步就是让Allegro的铜皮按照我们期望的方式“长出来”。这里有两种做法一是自己用Shape Add Rect画一块矩形然后赋网络二是利用动态铜皮自动避让和自动赋网的功能。我更推荐第二种因为动态铜皮会自动根据周围走线、过孔、焊盘来调整形状处理效率远高于手工编辑。而“精准敷铜”的关键就在于先用形状工具粗略画出每个电源岛的范围再配合分割线和动态铜皮的自动调整让铜皮精确填满目标区域。具体操作执行Shape → Global Dynamic Shape Parameters设置动态铜皮参数。推荐的几项设置如下表参数项推荐值说明Isolation gap6~12mil铜皮与周围对象的最小隔离距离根据加工能力设定Min line width5mil铜皮生成铜箔的最小线宽避免产生过细的尖角铜皮Suppress shapes less than0.1平方mil小于该面积的铜皮自动移除避免小残铜片Thermal reliefDiag_45_Only或Orthogonal电源层与通孔连接时的热焊盘方式建议设置连接数量在电源层的每个区域用Shape Add Rect或者直接从网表导入的网络区域开始敷铜然后通过Shape → Select Shape or Void编辑边界把它调整到Anti Etch线的内侧。这一步是“精准”所在不要随手拉一个大矩形让它自己避让那样生成的铜皮边角会显得很乱最好的做法是让矩形的每条边都紧贴分割线或板框。每个形状创建完成后在Options面板里给它分配网络。Allegro支持在创建时直接指定网络也可以通过Edit → Properties来分配。注意一个形状只能分配一个网络如果跨了多个电压必须拆开。这里有一个特别容易踩的坑形状的开始和结束点如果不落在Anti Etch线上而是稍微偏了一点动态铜皮会按照你画的形状边界来生成结果就是两个铜皮之间可能留下一个细长的窄铜块或者缝隙也就是所谓的“铜皮残渣”。用Suppress shapes less than可以自动清掉一部分但最好从一开始就保证形状边界和分割线对齐。3.2 铜皮优先级与嵌套分割如果两个电源岛是靠分割线隔离的它们之间没有任何重叠这时候不存在“优先级”的问题。但如果两个不同网络的铜皮在空间上有重叠区域比如一个大的GND铜皮下面有一块小的3.3V铜皮那就要用到动态铜皮的优先级。Allegro里每个动态铜皮都有一个优先级数值越大越靠前。默认情况下后创建的铜皮优先级较高。如果优先级设置不对可能出现这种情况你明明画了一块3.3V铜皮在上面但底下的GND铜皮把它盖住了结果该区域的网络属性变成GND3.3V网络无法连接。解决办法是在Display → Priority/Dynamic Fill里调整两个铜皮的上下关系确保真正需要“盖住”的铜皮优先级更高。这里要再补充一个点也是很多新人会糊涂的在Allegro中同一层的铜皮如果网络不同且重叠系统会警告甚至动态填充时会自动让一块铜皮避让另一块。处理这种重叠时的规则就是铜皮优先级。如果用到嵌套分割比如在一个大电源岛内部切出一小块另一电压区域建议让内层小铜皮的优先级高于外层大铜皮这样填充时内层铜皮不会退缩。3.3 敷铜完成后的检查清单敷铜完成后不要急着往下走先做几项检查用Shape → Boundary Display查看每个铜皮的边界确认边界确实落在Anti Etch线上。如果发现某个铜皮边界明显越过了分割线说明分割线没有闭合或者网络分配有问题。检查每个电源岛是否都已经连到对应的过孔或引脚。可以使用Tools → Database Check并勾选Shape方面的检查项Allegro会列出所有与形状相关的问题。检查有没有悬空的铜皮。有时候分割线太长、太绕形成了某个角落铜皮会自动填进去但这个角落没有任何网络连接就变成了一个“无名岛”是最容易产生电磁干扰的地方。出现这种情况要么把分割线拉直要么在检查时删掉多余的铜皮。对多层板而言内电层一般不需要做细密的走线处理重点是保证电源平面的连续性。如果分割线穿过一层的关键信号区域要留意是否对信号回流产生了不好的影响。这一点会在后面常见问题里展开。4. 常见问题与排查技巧实录4.1 分割线明明画了铜皮却连成一片这个现象非常常见。造成原因一般有三个第一Anti Etch线没闭合。你画的时候起点终点没有相交哪怕只有一个0.1mm的开口动态铜皮都会沿着这个口子连通过去。解决方法是画完之后用Highlight把Anti Etch线高亮出来肉眼检查一遍再用Database Check做一次完整的检查。第二画的线选错了图层。比如你想割内电层却把线画到了Top层的Anti Etch子类上那么内电层根本看不到这条分割线。检查方法看左下角的状态栏里当前层的显示或者用Color/Visibility把不同层的Anti Etch颜色区分开。我吃过一次亏画出问题后盯着屏幕看了十分钟才发现Subclass不对。第三电源岛之间的网络相同。如果你给两个岛都赋予了同一个网络那Allegro会认为它们本来就是一个电源域即使中间有分割线也会看到它们连在一起。这种不算Bug是网络分配的问题改成不同网络即可。4.2 铜皮只有轮廓没有实体在动态铜皮状态下如果刚创建完形状却只看到轮廓没有看到填充的铜皮多数情况是“动态填充”还没有执行。Allegro默认在创建形状后会马上填充但如果你关闭了Fill选项或者把动态填充模式设成了Manual就要手动点一下Fill按钮让铜皮真正生成。另外如果你创建的是一个静态铜皮Shape → Add Rect时选了Static Solid它默认不会自动避让周围的走线看起来就像只画了个轮廓实际上里面的铜皮是存在的只是看不见。这时候要看Color/Visibility里对应层的Etch开关是不是打开了。还有一种可能这块铜皮悬空了周围没有任何同网络的引脚或过孔Allegro会把这个铜皮以低亮状态显示需要检查网络是否正确赋上。这里有个小技巧用“Display → Element”命令点击铜皮在弹出的信息窗口里看它的网络名称和层名比肉眼猜要快得多。4.3 过孔和走线跨分割问题跨分割是电源层分割里最让人头疼的一个问题。所谓跨分割就是高速信号的回流电流在信号层走了一段路之后要跨过一个电源层的分割线。因为分割线处没有铜皮回流电流只能绕远路形成一个很大的电流环会引入严重的EMI和参考电压噪声。排查方法很简单走线之前打开电源层的Color/Visibility把分割线的边界看得一清二楚在布线规划时避免让关键信号线跨越分割线。如果确实无法避免建议在跨分割处加一个缝合电容为回流电流提供一个低频路径但高频下效果有限所以最好的策略还是从布线规划上规避。我见过一个射频板的案例就是因为一根差分对跨了电源分割导致指标怎么都调不满后来把分割线挪了个位置立马就正常了。4.4 出光绘时电源层丢失很多工程师在最后出Gerber时发现电源层的图形缺失了或者只有走线没有铜皮。这个问题通常和光绘文件设置有关。在Allegro中打开Artwork Control Form选中电源层对应的Film然后确认Include Unconnected Pads和Shape bounding box等选项有没有设置对。另外动态铜皮在出光绘时本身是可以直接输出的但如果你之前把动态铜皮转成了静态铜皮然后删除了动态铜皮就会出现图形丢失。另一种情况是电源层对应的底片层里没有勾选Anti Etch子类导致分割线没有输出到Gerber里做出来的板子电源层就没法按设计生产。最稳妥的做法出光绘前先做一次Shape → Global Dynamic Shape Parameters检查确认铜皮填充正常再在Artwork Control Form中把每一层的Undefined line width设成适合制板厂的数值通常不低于4mil确保所有图形都能被正确曝光。4.5 电源层分割的层叠与回流设计心得最后说一个很多人会忽略但对电源层分割影响非常大的点层叠设计。分割电源层时一定要看看这个电源层的上下分别是什么层。如果上层是走线密集的信号层那么电源层的分割线尽量不要出现在关键信号的下方否则回流路径会被生生切断。如果上下两个参考层都有分割就要特别小心因为信号的两个参考层都被切了回流路径会变得非常长。在实际项目中我通常会把电源层放在相邻两个完整地平面的中间利用地平面做参考电源层专心做供电。如果只有一层电源层那就尽量把分割线规划在电流需求不敏感的区域内同时保证分割线两侧的铜皮面积不要差得太悬殊否则铜皮小的一侧可能因为电流密度过大而发热。4.6 关于快捷键与效率的一点心得最后说一点工作效率相关的东西。我在实际项目中会把分割常用到的命令绑定成快捷键比如Shape Add Rect和Dynamic Fill这种高频操作直接在env文件里加一行快捷键定义。还有就是对Color/Visibility的操作建议把电源层、Anti Etch层单独保存视图后期检查时一键切换不用每次手动开开关关。这些小习惯看起来不起眼但在几十个电源网络的复杂板子上节省的时间非常可观。做电源层分割这些年我最深的体会就是它看起来只是一个“画线”动作背后的关键其实是规划和检查。分割线画得再漂亮如果网络分配没想清楚最后一样会出问题。反倒是一些“土办法”——比如把每块电源岛的用途标签直接写在丝印层上在检查时能帮你快速定位错误。建议大家在做完分割后把每一块电源岛的网络、用途、对应芯片都列成一个表格贴在设计文件旁边后面无论是自检还是和同事交接都能省去大把时间。