前阵子调一个实时图像预处理链路算法端扔过来一个32位除法器的需求还要同时支持无符号和带符号操作数。我一开始图省事直接在Verilog里写了assign q a / b;综合报告一出来LUT占用和路径延时直接到了我不能接受的程度更别提想复用的时候连参数都不好改。后面我干脆自己写了两个模块一个无符号32位除法器一个带符号32位除法器从原理到testbench全部打通才把这块彻底按下去。这篇文章就是把当时的思考过程、模块代码、状态机设计以及仿真和上板时踩过的坑都整理出来给同样不想被综合器“绑架”的人参考。无论你是刚学Verilog还是已经在做算法加速只要需要自己控制除法器的面积、时序和位宽这篇应该都能帮上忙。再补充一点背景很多现代FPGA开发流程里除法器确实可以直接用IP核生成Vivado和Quartus都有现成选项。但IP核面向通用场景接口复杂Latency可配置资源占用也不透明。当你只需要一个固定周期、固定位宽、支持除零标志、还能把无符号和带符号逻辑包在一起的模块时自己写反而更可控。下面从“为什么除法器麻烦”开始讲再到完整代码和验证最后是一些上板的经验一步步把这块说透。1. 除法器不是“写个除号”的事综合器、资源和时序三座山1.1 综合器对“/”号的真实处理方式RTL里的/运算符在综合时不会像加法器那样直接映射到硬件原语工具会调用内部除法器IP或者用大量逻辑搭建一个组合除法网络。对于32位无符号整数组合逻辑实现通常是一大串比较器、减法器和多路选择器串接起来路径一级级往下传位宽每增加一点延迟就涨一截。我试过在Artix-7上直接把32位组合除法写进状态机最差路径接近6ns这还是未经任何优化的情况。如果再叠加上多周期路径或者复杂的使能逻辑时序收敛会非常难受。更麻烦的是综合器对/的推理结果并不可控。同一个RTL换一个综合策略、换一版工具、换一个器件型号生成的除法器面积和延迟都可能差很多。对做产品的人来说这种不确定性是隐性的风险。虽然可以用综合属性或者直接例化IP核把行为固定下来但IP核的接口和时序有时候比自研模块还绕尤其是想嵌入一套自定义的ready/valid握手协议时经常要做额外适配。1.2 为什么32位除法器比32位乘法器麻烦这么多32位乘法器有DSP硬核支持综合器知道怎么把它映射到高速乘法器上。除法不一样FPGA里没有现成的“除法器硬核”即便某些器件存在内置算术单元也无法直接完成通用除法。另一方面乘法的操作数经过处理后可以并行展开而经典除法本质上是一个串行迭代过程每次处理一位商32位商最少也要经过32次比较和减法。这种串行依赖决定了它的延迟天然比乘法高资源通常也更大。还有一层是位宽问题。无符号32位除以32位商的最大值可以到2^32-1所以商位宽必须还是32位但带符号情况下就会出现非常经典的边界-2^31 / -1的数学结果是2^31这超出了有符号32位的表达范围。如果直接用工具自带的除法这种边界行为取决于工具约定如果自己实现就必须明确在代码里做好检测或者至少让调用方知道这个情况。像这种“数学上正确但硬件表达不了”的坑在跑仿真的时候经常被忽略到了上板才暴露出来反而更难查。1.3 什么情况下值得自己写而不是用IP核我的判断标准其实很简单如果项目里只有一个除法点对Latency不敏感而且除数和被除数的符号类型固定直接用IP核是最省事的。但如果出现下面这些需求自研模块的价值就体现出来了。需要精确固定的时钟周期比如每个除法刚好用32个周期方便做流水线对齐需要同时支持无符号和带符号并且两套逻辑共用同一套核心算法需要暴露除零标志、溢出标志或者自定义商和余数在异常情况下的输出值希望代码能参数化位宽换到不同项目时只改参数就能重用不想被工具版本升级带来的综合结果变化影响。我自己最终选择自研就是上面几个原因都占了一些。而且代码量并不大一个无符号除法器加一个带符号封装总共不到200行却换来了完全可控的时序和接口这笔账很划算。2. 把二进制长除变成电路位宽、状态机与移位相减原理2.1 从手算长除到硬件状态机想想小学做十进制除法的时候我们是先看被除数的高位判断当前余数里最多能减几个除数然后写商、继续下一位。二进制除法本质上一样只不过商位只有0和1两种选择判断简单了很多在当前余数基础上从被除数里取出一位拼到余数末尾如果拼接后的值大于等于除数商位写1并且从拼接值里减掉一个除数否则商位写0不用减。每一轮处理一位被除数32位数据就循环32次。这个思路映射到硬件上就是一个移位寄存器加一个比较器再加一个减法器。被除数放一个32位寄存器余数放一个32位寄存器每次从被除数最高位移出1位到余数最低位。因为被除数每轮左移一位32轮之后原来最低位也进入了余数寄存器整个长除过程就完成了。商的计算同步进行每轮得到一个商位不断左移拼进商寄存器。这就是我在模块里用的“比较-减法”法也叫恢复余数除法的一种硬件实现。2.2 位宽和端口约定的几个关键决定实现之前要先明确约定32位无符号除以32位无符号商的数学范围是0到2^32-1所以商寄存器用32位余数范围一定小于除数所以也用32位。这个约定看似简单实际在写代码时如果不小心把中间信号位宽设错仿真正确但综合后结果可能错误。还有两个容易忽略的点。第一除数不能为0。硬件电路比较器会把rem_next 0判断为恒真导致得到一堆无意义的商和余数所以我专门加了div_zero输出在检测到除数0时拉高并让商和余数处于一个明确但调用方不应依赖的默认值。第二启动信号start通常用单周期脉冲表示一次除法请求因为我们做的是“一次算一个”的迭代结构连续除法请求必须等done信号回来之后再发下一次这在代码里要形成约定。2.3 算法状态机IDLE、CALC、FINISH三段整体状态机很直白。IDLE等待start脉冲收到请求后锁存被除数、清零商和余数、计数器归零然后跳到CALC。CALC是核心循环每次执行“移位-比较-减法”三步操作计数器加1直到32次完成。最后一次迭代完成后把商寄存器和余数寄存器的值输出到端口同时拉高done进入FINISH。FINISH等待start拉低后回到IDLE避免同一个脉冲被重复采样。为什么要把“输出结果”单独放到一个状态而不是直接在CALC最后周期输出因为非阻塞赋值在时钟沿统一更新如果在最后一个计算周期同时写quotient和done外部看到的done边沿和数据是同一个时钟域稳定性最好。相比之下如果在计算过程中提前输出容易因为时序原因读到半更新状态。Finite State Machine的好处就是能清楚地把计算阶段和结果输出阶段分开这也是这类可复用计算模块的常见写法。3. 无符号32位除法器完整实现接口、代码和时序瓶颈3.1 模块接口设计我们先看接口再上代码。接口大致如下clk、rst_n时钟和异步复位复位低有效start单周期高电平启动信号dividend[31:0]被除数divisor[31:0]除数busy计算忙标志高电平表示正在计算done完成标志高电平表示本次除法结果有效quotient[31:0]商remainder[31:0]余数div_zero除零标志。start和done是一组基本的握手信号。调用方拉高start模块在下一拍进入计算随后busy拉高计算完成后done拉高一个周期外部在检测到done上升沿时读取quotient和remainder。使用单周期脉冲而不是电平信号是为了避免重复触发也让调用方的控制逻辑更简单。3.2 无符号除法核心代码下面是无符号32位除法器的完整代码。核心循环一共32次计数器cnt从0数到32当cnt32时说明32次移位减法都已完成才输出最终结果。module div_unsigned_32 ( input wire clk, input wire rst_n, input wire start, input wire [31:0] dividend, input wire [31:0] divisor, output reg busy, output reg done, output reg [31:0] quotient, output reg [31:0] remainder, output reg div_zero ); localparam IDLE 2d0; localparam CALC 2d1; localparam FINISH 2d2; reg [1:0] state; reg [5:0] cnt; reg [31:0] dividend_r; reg [31:0] quotient_r; reg [31:0] remainder_r; wire [31:0] rem_next {remainder_r[30:0], dividend_r[31]}; wire cmp_ge (rem_next divisor); always (posedge clk or negedge rst_n) begin if (!rst_n) begin state IDLE; busy 1b0; done 1b0; div_zero 1b0; quotient 32d0; remainder 32d0; dividend_r 32d0; quotient_r 32d0; remainder_r 32d0; cnt 6d0; end else begin case (state) IDLE: begin busy 1b0; done 1b0; if (start) begin if (divisor 32d0) begin div_zero 1b1; quotient 32hFFFF_FFFF; remainder dividend; done 1b1; state FINISH; end else begin div_zero 1b0; dividend_r dividend; quotient_r 32d0; remainder_r 32d0; cnt 6d0; state CALC; end end end CALC: begin busy 1b1; if (cnt 6d32) begin busy 1b0; quotient quotient_r; remainder remainder_r; done 1b1; state FINISH; end else begin dividend_r dividend_r 1; if (cmp_ge) begin quotient_r {quotient_r[30:0], 1b1}; remainder_r rem_next - divisor; end else begin quotient_r quotient_r 1; remainder_r rem_next; end cnt cnt 6d1; end end FINISH: begin if (!start) begin done 1b0; div_zero 1b0; state IDLE; end end endcase end end endmodule这里有三个细节值得展开。第一rem_next是组合逻辑它在每个时钟沿之前根据当前remainder_r和dividend_r[31]算好“移位后的余数”然后在时钟沿统一更新。这样做把移位、比较、减法三件事通过时序逻辑自然衔接比在同一个always块里又做组合又做时序要清晰得多。第二cnt32的判断放在循环之前意味着第一次进入CALC时cnt是0执行完第0次后变成1等到第32次执行完毕cnt变成32下一拍进入结果输出分支。这里需要32轮计数范围是0到31然后停留一秒直到计数到32再输出所以外部看到的延迟是34拍左右而不是32拍。第三除零分支直接拉高了done并进入FINISH因为这种异常情况不需要任何计算只要给调用方一个明确标志即可。3.3 时序分析和性能瓶颈每个时钟周期里关键路径是rem_next的32位比较器因为rem_next divisor需要生成进位链比较结果又决定了减法和商位选择。Artix-7这类中端FPGA上一个32位比较器加上后面的32位减法器组合延迟通常在3~5ns左右和综合工具以及布局布线有关。如果整个模块时钟频率要求不高比如100MHz随便跑都收敛如果希望跑到200MHz以上就需要认真约束甚至要考虑把比较器改成树形结构。还有一个优化思路是让比较器和减法器并行。因为不管rem_next是否大于等于除数减法运算rem_next - divisor都可以先算出来最后用比较结果做二选一。这样路径从“比较完再减”变成“比较和减法同时算”能省掉一级组合逻辑。不过综合器一般会自动做类似优化大部分场景下直接写比较和减法即可不需要手工拆太碎。4. 带符号除法绝对值归一化、符号恢复和除零保护4.1 带符号除法常见的三个坑有符号数的二进制除法最不能做的事情就是直接把有符号操作数丢进无符号核心算法里。这一点我在第一版代码里就吃过亏。表面上看补码表示下的加减法可以统一处理但除法里的“比较大小”和“减法借位”都依赖数值的正负直接把补码当无符号数算结果完全对不上。第二个坑是最小负数的绝对值问题。32位有符号数-2^31的二进制是0x8000_0000对它取补码的结果依然是0x8000_0000。如果按照“取绝对值”的直觉去做会掉进死循环或者得到错误结果。但如果我们把它当作无符号32位来看0x8000_0000恰好在无符号范围内表示2^31这刚好能装下。因此绝对值预处理时要用无符号寄存器来保存不能用有符号寄存器再取一次负。第三个坑是商和余数的符号约定。按Verilog和C语言常见的向零截断除法商的方向是向0靠拢余数的符号必须和被除数保持一致。也就是说-25 / 4的商是-6余数是-1因为-25 (-6) * 4 (-1)。如果不注意这一点把余数符号写错整个运算体系就不一致了。4.2 数据预处理和符号恢复电路带符号模块的总体思路很简单先把两个有符号输入分别转成无符号绝对值送入无符号除法器得到无符号的商和余数然后在输出前根据保存下来的符号信息恢复成有符号结果。商的正负由两个输入符号的异或决定余数的正负直接等于被除数的符号。处理流程里符号位必须在启动时锁存而不是在计算过程中实时读输入。因为一次除法需要几十个周期调用方很可能在计算开始后就改变端口数据去准备下一次请求了。如果等到除法完成再读输入符号得到的可能是下一组数据的符号。这里的写法是在IDLE状态收到start时把a_sign和b_sign单独存起来后面所有判断都用这两个锁存值。除零保护也要做两层。无符号核心已经判断了divisor0但对带符号模块而言真正要判断的是原始有符号除数的值是否为0也就是32位全0。由于绝对值转换不会改变“全0”这个状态所以直接在无符号核心处理就可以了上层模块只需要把除零标志从无符号模块透传出去。4.3 带符号除法完整代码下面这段代码是在无符号模块基础上做的封装。为了保持代码可读性我用了一个状态机来管理“启动无符号模块”和“等待结果”两个阶段。module div_signed_32 ( input wire clk, input wire rst_n, input wire start, input wire signed [31:0] dividend, input wire signed [31:0] divisor, output reg busy, output reg done, output reg signed [31:0] quotient, output reg signed [31:0] remainder, output reg div_zero ); localparam IDLE 2d0; localparam WAIT_DIV 2d1; localparam SET_OUT 2d2; reg [1:0] state; reg [31:0] dividend_abs; reg [31:0] divisor_abs; reg a_sign; reg b_sign; reg start_div; reg [31:0] q_abs; reg [31:0] r_abs; wire busy_div; wire done_div; wire [31:0] q_abs_wire; wire [31:0] r_abs_wire; wire div_zero_abs; always (*) begin dividend_abs dividend[31] ? (~dividend 32d1) : dividend; divisor_abs divisor[31] ? (~divisor 32d1) : divisor; end div_unsigned_32 u_div ( .clk (clk), .rst_n (rst_n), .start (start_div), .dividend (dividend_abs), .divisor (divisor_abs), .busy (busy_div), .done (done_div), .quotient (q_abs_wire), .remainder(r_abs_wire), .div_zero (div_zero_abs) ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin state IDLE; busy 1b0; done 1b0; div_zero 1b0; quotient 32sd0; remainder 32sd0; start_div 1b0; q_abs 32d0; r_abs 32d0; a_sign 1b0; b_sign 1b0; end else begin case (state) IDLE: begin busy 1b0; done 1b0; if (start) begin a_sign dividend[31]; b_sign divisor[31]; start_div 1b1; busy 1b1; state WAIT_DIV; end end WAIT_DIV: begin start_div 1b0; if (done_div) begin q_abs q_abs_wire; r_abs r_abs_wire; if (a_sign ^ b_sign) quotient ~q_abs_wire 32d1; else quotient q_abs_wire; if (a_sign) remainder ~r_abs_wire 32d1; else remainder r_abs_wire; div_zero div_zero_abs; done 1b1; busy 1b0; state SET_OUT; end end SET_OUT: begin if (!start) begin done 1b0; div_zero 1b0; state IDLE; end end endcase end end endmodule这段代码里的q_abs_wire和r_abs_wire是无符号核心的输出必须通过中间线网引入不能在例化时直接接到带符号模块的quotient和remainder上否则编译器会报位宽或者符号类型不匹配。WAIT_DIV状态下当检测到done_div为高时外部无符号模块的结果已经稳定此时用组合逻辑做符号恢复并在时钟沿锁存到输出寄存器。符号恢复使用补码取负对-2^31的绝对值也天然成立因为无符号0x8000_0000取反加一会回到0x8000_0000作为有符号数解释正是-2^31。4.4 关于除法结果溢出的说明前面提到的-2^31 / -1问题在这个模块里并不会自动报溢出仿真结果会是0x8000_0000也就是有符号数-2^31而数学上的正确答案2^31已经超出了32位有符号数的表示范围。这个问题不是模块Bug而是数据格式本身的边界调用方必须在更上层检测这种特殊情况。检测条件就是原始被除数等于32h8000_0000且除数等于32hFFFF_FFFF。如果没有业务兜底这种边界数据一旦进入后续计算很可能产生一连串难以排查的错误。5. 仿真验证与上板实测testbench设计、边界向量和避坑清单5.1 一套能自动对比的testbench结构写除法器最重要的验证不是看波形而是让机器自己比对结果。我在testbench里先实例化两个模块一个是被测的无符号除法器一个是带符号除法器然后写一个自动比对任务把随机数和边界向量喂给模块等done拉高后用$signed把输出转成有符号数和参考值比较。参考值可以直接用Verilog的/和%运算符计算虽然综合时不能依赖但仿真时用来做golden model是完全可靠的。随机测试的好处是能覆盖大量普通数据边界测试则是用来打“必现问题”的。下面这组边界向量是我建议至少都要跑一遍的。类型被除数除数预期商预期余数说明无符号1007142普通场景无符号0700被除数为0无符号0xFFFFFFFF10xFFFFFFFF0最大值除以1无符号0x8000000020x400000000最高位参与除法有符号25-4-61异号相除有符号-254-6-1负数被除数有符号-25-46-1同号相除有符号-21474836481-21474836480最小负数除以1有符号-2147483648-1溢出需上层检测0边界溢出场景从这张表能看出带符号余数符号始终跟着被除数走这一点在比对脚本里要特别注意。很多同学写的参考模型有问题都是因为忽略了余数的符号规则。5.2 仿真里常见的三个坑第一个坑是X态传播。如果复位释放时start恰好为高状态机可能在一个尚未完全稳定的状态里启动后续计算全部打成X。解决办法是把复位后的start处理成同步脉冲或者加一个复位计数器确保时钟稳定后再允许启动。第二个坑是位宽不匹配。比如把32位的dividend接到无符号模块的dividend_abs中间如果有一个临时变量声明成31位仿真时可能看不出问题最多出现X或者截断但综合后行为会完全不同。我在第一次写带符号模块时就把dividend_abs误声明成[30:0]结果仿真大部分用例都能过唯独最小值除2出现奇怪结果。排查了很久才发现是高位置1后被截掉了。第三个坑是阻塞赋值和非阻塞赋值混用。除法器里有状态机、有数据寄存器如果quotient_r在组合逻辑块里用赋值又在时序逻辑里用赋值仿真和综合的行为很可能不一致。最稳妥的写法是所有时序寄存器更新全部用非阻塞赋值所有组合逻辑都放进always (*)或者用assign生成不要贪图方便在同一个块里混着写。5.3 上板资源和时序参考我把自己写的无符号版和带符号版放到Vivado里做了次实测器件是Artix-7速度等级-2综合策略用默认。无符号版32位结果大约消耗350个LUT、90个FF左右带符号封装多了一个状态机和组合逻辑LUT增加不到50个。时序方面我用200MHz时钟约束最差路径大约4ns多也就是频率上限在250MHz附近。如果换到更高速等级的Kintex或Versal上限还能再拉高。这个数字只能作为量级参考不同综合工具、不同约束策略、不同版本的器件差异都会很大。但有一点是可以确定的自研的移位相减除法器资源消耗基本是“一个32位比较器一个32位减法器若干寄存器和状态机”的量级几乎不受除数数值分布影响。相比之下有些IP核为了追求低延迟会并行展开好几级部分积LUT消耗轻松上千这在面积敏感的项目里很难接受。5.4 实战中必须盯住的两个问题第一是除零。很多算法场景里除数的出现是动态计算的极有可能出现0。我在上板测试时遇到过一版固件因为除零标志没接出去除法器返回了一个全1的商后续模块把这个全1当成真实结果导致显示画面整片花掉。从那以后凡是从模块输出除法结果我都会先看div_zero再决定要不要信任数据。第二是运算周期。很多调用方默认除法器一拍出结果等发现需要三十多拍后又临时改状态机导致总线卡顿。自研除法器一定要把busy信号接到上位控制状态机里只要busy为高就不允许发起新的start。我习惯在接口文档里直接写明一次无符号除法从start高电平到done拉高最快需要34个时钟周期带符号封装在此基础上增加1到2拍状态切换。写清楚这个Latency别人集成你的模块时少踩很多坑。在实际项目里我还会把除数是否为0、是否是最小负数边界这两个检测放到调用方的前级模块去做这样除法器本身保持简洁异常处理策略也能按业务灵活调整。毕竟除法器只负责“算出结果”拿结果的人才知道这个结果能不能用。