做版图的朋友对“DRC”“LVS”这两个词应该都不陌生。画完一块Layout下一步就是跑规则检查但真正到了跑检查的时候我发现很多人的状态是看着密密麻麻的报错列表不知道先改哪一个或者花了一个通宵把DRC改到清零第二天跑LVS又冒出一大片报错心态当场崩掉。这期版图学习汇总就专门聊聊DRC、LVS的注意事项把我这些年在Virtuoso上画模拟版图积累的判断顺序、排查思路和踩坑经验整理出来。文章面向正在学版图设计的在校学生也适合从数字后端转过来做模拟版图的工程师即使你用的不是Cadence工具链里面的思路也通用。其实DRC和LVS跑不干净大部分时候不是画图功底问题而是对这两个检查的本质理解不到位。明白它们各自在查什么、报错背后的工艺原因是什么比闷头改图重要得多。下面我按“认知—DRC—LVS—联调—提效”这个顺序讲。1. 先弄清楚DRC和LVS分别管什么别把两者的报错混在一起看1.1 DRC的检查对象和规则来源DRCDesign Rule Check是把你的版图几何图形拿去做工艺厂提供的设计规则逐条比对看有没有违反。规则包括最小线宽、最小间距、不同层的套刻Overlay要求、通孔覆盖面积、天线效应、金属密度等。这些规则的背后是工艺能力。最小线宽由光刻分辨率决定最小间距是担心两条线太近导致桥连或漏电金属密度规则是要保证CMP化学机械抛光时晶圆表面被磨得足够平整。理解这一点很重要当你看到一个看似“不合理”的规则时不要急着抱怨它烦人先想它约束的是哪个工艺步骤这样你才知道怎么改是安全的、怎么改是在埋雷。1.2 LVS的检查对象和匹配原理LVSLayout vs. Schematic做的则完全不是几何检查它要从版图里把器件和连接关系“读”出来再和原理图网表比对。具体分三步从版图层次里识别晶体管、电阻、电容等器件把版图里的金属、多晶硅、有源区等导电图形抽取成节点Net将提取出来的网表和原理图网表做匹配报告不匹配项。所以LVS报错本质是“版图表达的电路”与“原理图设计的电路”不一致。它和DRC经常同时出现一堆问题但原因完全不同排查思路也完全不同。1.3 迭代顺序我为什么建议先确认LVS结构再清DRC很多教程说画完先跑DRC其实我建议先跑一次LVS哪怕DRC还有几十个错。因为LVS能确认你的版图拓扑和原理图是对应的。如果LVS不过说明器件关系、接线关系有问题这种问题通常要动大手术比如挪器件、改连线等你把LVS弄明白了再回头清DRC。反过来如果先把DRC清到零再跑LVS发现一堆结构问题改一次版图DRC又全废了等于白干。当然对于小cellDRC和LVS一起跑也无所谓但对大模块或者顶层集成这个顺序能节省大量迭代时间。2. DRC报错里最磨人的几类密度、天线、同网络间距DRC报错种类很多但真正磨人的、动不动就耗一整天的不是最小线宽那种一眼能看明白的而是下面几类。2.1 金属密度分布比总量更重要金属密度规则一般会写成“XX层金属的图形面积占该层总面积的比例必须在xx%到xx%之间”。报错通常是“Metal density too low”或“too high”。不少人第一反应是我都铺了这么多金属了为什么还报低密度问题往往出在分布上。我遇到过一个大模块金属密度整体算下来够了但有个角落全是空白CMP研磨的时候那一块压力不均就会形成凹陷或腐蚀所以密度规则是按窗口Window来检查的不是全芯片平均。处理方式在空白区域加dummy Metal手动或者用工具自动填填dummy时注意和信号线的间距满足规则不要引起新的短路或耦合顶层金属如果太挤导致密度过高可以把部分走线改到低层金属或者减少屏蔽地线的宽度。这里有个容易忽略的细节dummy需要和附近的接地网络保持安全距离有的PDK还要求dummy必须接特定电位或者悬空。跑完自动Metal Fill之后必须重新跑一遍DRC和LVS不要以为fill不影响功能就跳过。2.2 天线效应规则背后的等离子体损伤天线效应在0.18um以上工艺不太敏感到深亚微米就成了常态化问题。它的成因是刻蚀金属时暴露的金属长走线如同天线一样收集等离子体中的电荷电荷积到一定程度会通过连着的栅极放电损伤栅氧化层。规则通常表达为一个比例Poly和Metal的面积与它连接的栅面积的比值不能超过某个上限。报错信息里一般会告诉你违反的层和节点。处理方式最常见的是跳线在同一条net的走线过程中从低层金属跳到高层再跳回来这样低层金属在刻蚀时不会一次性暴露太长。需要提醒的是跳线不是随便加的跳线点要靠近信号源端如果绕线绕太远可能引入额外的寄生和压降。另外加完跳线务必重跑DRC检查跳线处的通孔是否符合覆盖规则。2.3 同网络间距和其他“看着诡异”的DRC有一个问题我见很多人栽过跟头同一根net自己和自己打架报出Space违例。版图里同一网络的两条分支距离太近且没有通过一个明显的图形连接DRC就会认为它们属于同一层图形的非连接部分违反了最小间距。这类问题在差分对、电流镜的布局里特别常见因为匹配结构经常需要把两条走线并排梳得很密。处理办法是把两条分支拉开或者把它们的公共区域画成一块完整的图形让DRC识别成同一个连续多边形。切记不要在报错处勉强塞一个孔去凑那样往往只是把距离问题变成重叠或覆盖问题。3. LVS报错怎么看才高效短路优先器件次之LVS报告里的报错往往是一串连锁反应如果按顺序乱看会陷入“改一个冒出来三个”的循环。我的经验是严格按优先级处理。3.1 先解决短路LVS报告里的最短路径怎么用短路是所有LVS问题里优先级最高的。原因很简单两个不同net一旦短路提取器合并了节点后面所有器件连接关系都会错乱报出来的东西全不可信。Calibre的LVS报告里short部分会列出短路的两个net并且给出这两个net在版图上的最短距离的坐标。拿到这种报错我习惯的做法是先开RVE高亮两个net的颜色让它们分别以不同颜色显示沿着两个net的图形边缘找交汇处常见原因就那几个电源和地共用了一串contact/ringN阱里的衬底接触和P阱里的阱接触放反了guard ring没有留断开text label放错层次导致识别出多余节点。短路的根源往往是电源地规划没做干净在布局阶段就把P/G ring和guard ring分开画清楚后面能少很多事。3.2 器件的W、L、M、Finger与原理图对应关系Short清完之后再看器件不匹配Property mismatch / Instance mismatch。最常见的是晶体管的W/L对不上。这时先别急着怀疑版图画错了按下面顺序排查先看原理图管子的M值和Finger数。如果原理图里一个管子M4版图里画成了4个独立管子并联但LVS识别成了4个单独器件可能就会导致extra instances或者mismatch再看版图里是否有器件被拆开又合并。比如两个串联的管子共用了源漏区LVS通常能正确识别但前提是它们的wiring正确确认器件的栅极方向一致特别是有源区被旋转后栅极的层次关系不变但源漏互换在LVS中可能被识别成不同连接。这类问题最有效的解决方式不是去改版图而是去读PDK自带的LVS rule deck里关于device generation和reduction的配置搞清楚工具认不认finger、认不认M。有些PDK默认M和Finger都要在原理图端写清楚版图只要画成一个多指管就可以。3.3 衬底/阱连接经常被遗忘的第四端模拟版图里晶体管的Bulk衬底或阱连接是LVS最容易丢分的地方。很多人画好了源漏和栅但忘了给衬底接触和阱接触打到位或者接触电位接错了LVS就会报missing bulk或extra node。记住一个原则每种器件都必须有明确的衬底电位。P管在N阱里阱接触必须接最高电位通常是VDDN管在P型衬底里衬底接触必须接最低电位通常是VSS。画完管子之后第一时间就把阱接触和衬底接触画上不要等到最后统一补。否则最后补的时候很容易漏而且补接触还会引入新的DRC问题。3.4 匹配结构在LVS中的特殊处理电流镜、差分对这类匹配结构版图上通常做成叉指Interdigitate或共质心Common Centroid。这种画法LVS本身是支持的但有个坑当两个匹配管被识别成多个小管与原理图中的大尺寸单管对不上LVS就会报器件数目不匹配。解决这个问题的思路通常是调整LVS执行规则中关于器件拆分/合并的参数让工具把一组并联的管子识别成一个m值器件或者在原理图画法上就采用与版图一致的多个并联管子还有一种做法是在版图上对匹配管使用同一方向的栅极和统一的源漏接触结构减少提取歧义。需要强调匹配结构不是为了对付LVS才画的LVS只是验证工具真正目的还是让失配和工艺梯度影响降到最低。如果为了过LVS把一个匹配结构改成非匹配画法那才是本末倒置。4. 修DRC把LVS修坏了修LVS把DRC修崩了典型场景复盘DRC和LVS表面上是两种检查实际上共用同一套版图数据所以经常出现按下葫芦浮起瓢的情况。这里复盘几个我真实遇到过的循环。4.1 加衬底接触解决LVS金属密度却过了头有一次处理一个运算放大器的版图LVS报了一个管子的bulk没接上我就在附近加了一排substrate contact和一小块金属把接触连到VSS。LVS干净了结果DRC立刻报金属密度过高因为那一小块区域别的信号线本来就多再加一块金属窗口密度直接超限。后来我学乖了加接触之前先预估一下这一块的金属拥挤程度宁可把衬底接触放在稍微空一点的位置也不要硬塞在信号线密集区。如果实在位置有限就把附近几条信号线改走其他金属层给新加的金属腾出空间。4.2 跳线解决天线效应LVS却断了连接另一个常见场景是天线报错我在一根长走线中间做了一次向上跳线再跳回原层。DRC确实不报了但LVS报open。一查原因是跳线处下层金属和通孔之间只搭了一点点实际没有完全接触或者text label识别到了断开前的segment导致net被拆成两个节点。这个问题的教训是跳线时via的覆盖一定要留足余量尤其不要用最小尺寸精确卡在上下层边缘跳线完成后要在RVE里看下连接关系确认跳线前后还是同一个net再往下走。4.3 自动加Metal Fill引发的“幽灵短路”自动填充金属是过密度检查的常用手段但填充工具并不了解你电路的实际连接。有一次我跑了自动fill之后LVS突然多出几十个short。排查半天发现是fill金属块恰好嵌入了一条信号线和另一条信号线之间和两边的间距都不够被提取器判断成连接形成了短路路径。所以跑fill之前建议先把要保护的信号net设成exclude区域或者用同层金属的keep-out框住敏感走线fill加完必须重新跑一遍DRC和LVS这个流程省不得。工具再智能它也不知道你的VCO输出线在哪得靠人先画出禁区。4.4 工具和PDK版本不一致的坑最后说一个容易被忽略的同一份GDS在不同版本的Calibre、不同版本的PDK规则文件下跑出来的DRC/LVS结果可能不一样。我有一次在一台老服务器上用老版本工具跑LVS clean换到新机器上再跑多出来十几个short。后来发现是rule deck里关于某层metal的处理方式做了修改。所以项目里最好统一tools和PDK版本并固定一个“签字”环境。换环境之前先跑一个已经clean的模块做盲测确认结果一致再全芯片重跑。5. 提升过检效率的实操习惯与自查清单最后一节分享一些让迭代次数明显变少的实操习惯这些习惯比任何“技巧”都管用。5.1 画图阶段就要为通过检查做准备很多DRC/LVS报错是可以从源头上避免的。比如统一pin和text label的命名规则端口名和原理图保持一致大小写都别乱改电源地网络在原理图里就统一命名LVS工具对电源地的识别更准确关键匹配管先在纸上规划好diff pair的方向和交叉结构再落笔画版图敏感信号线走线不要贴着芯片边缘避免边缘sec规则触发。5.2 跑DRC/LVS之前的快速自查清单我在每次提交流片前都会过一遍这张表检查项要点层次使用所有金属、通孔、有源区层次是否与意图一致悬空图形有没有没接到任何net的零散图形电源地每块衬底/阱接触是否接到正确电位pin/text所有端口是否都标了pin层次是否对通孔覆盖via是否对齐上下层覆盖是否足够未使用cell顶层有没有包含未接线的空cell天线风险长走线和大面积金属栅连接是否符合天线比例guard ring不同电位区域的环路是否隔离有无意外的连通这张表看着简单但能拦住大部分低级错误比事后在报错列表里翻来翻去高效得多。5.3 几个让迭代次数明显减少的小习惯最后再说三个实用习惯分段跑DRC。大模块不要一次性全芯片DRC可以先只跑当前修改区域的local DRC边界确定再全芯片。迭代速度快很多。用好exclude cell。一些已经确认OK的数字单元库cell在顶层LVS时可以先用hcell或者exclude方式处理减少比对范围也减少误报。保存每一次clean的版本。DRC/LVS清零后立刻存一个版本再去做优化或填dummy万一改坏了还能退回上一个干净状态。我个人体会是版图检查这件事大多数问题都出在“对工具和规则的理解不够”而不是手不够勤。把DRC、LVS各自的职责、报错优先级、修改原则理清楚过检只是时间问题怕的是不看规则只凭感觉乱改那样只会让报错越来越多。