1. 从两个比特开始半加器为什么是所有加法电路的起点很多人学数字电路的时候第一个真正动手搭出来的电路就是半加器。它简单到只有两个输入、两个输出但恰恰是这种简单让它成为理解整个加法器体系最好的入口。半加器要解决的问题非常纯粹两个一位二进制数相加结果是什么。输入是A和B输出是Sum和和Carry进位。你可能会觉得这有什么好讲的但如果你真的拿真值表一步步推过就会发现这里面藏着数字电路设计最核心的思维方式。先把真值表列出来。A和B各有0和1两种取值组合起来就是四种情况000、011、101、1110。注意最后一种情况两个一位数相加得到了一个两位数低位是0高位是1。这个高位就是进位Carry。所以Sum在A和B相同时为0、不同时为1这正好是异或逻辑Carry只在A和B同时为1时为1这正好是与逻辑。于是半加器的逻辑表达式就是Sum A ⊕ BCarry A · B。这个推导过程看起来平淡无奇但我在实际教学中发现很多人直接背下这个结论却从来没有想过为什么异或和与逻辑恰好能实现加法。这里面的关键在于二进制加法的本质就是模2运算加上进位传递。Sum实际上是(AB) mod 2的结果而Carry是(AB)除以2的整数部分。理解了这一点你后面看全加器、看多位加法器的时候思路就会非常顺畅。半加器有一个致命的局限它没有考虑低位传上来的进位。在实际的多位加法中每一位的运算必须同时考虑三个输入——加数A、被加数B、以及来自低位的进位Cin。半加器只能处理两个输入所以它只能用在最低位从第二位开始就必须用全加器。这个局限不是设计缺陷而是问题本身的约束。你在设计任何电路之前首先要搞清楚问题的边界在哪里半加器就是一个很好的例子。从实现角度看半加器可以用最基本的门电路搭建。一个异或门加一个与门总共两个门就够了。如果用CMOS工艺来实现异或门大概需要6到8个晶体管与门需要4到6个晶体管整个半加器大概十几个晶体管就能搞定。这个规模在今天的芯片设计里几乎可以忽略不计但它是理解更复杂电路的基础。我建议每个学数字电路的人都至少用门级描述写一次半加器不管是Verilog还是VHDL甚至是直接在面包板上用74系列芯片搭出来那种直观的感受是看多少遍书都换不来的。注意半加器的Sum输出在A和B都为1时是0这不是错误而是二进制加法的正确结果。很多人第一次看到110会愣一下但只要想到进位Carry同时变成了1就明白实际上是1110没有问题了。2. 全加器三个输入如何改变电路设计的复杂度全加器是半加器的自然扩展它把低位进位Cin也纳入了运算。输入变成A、B、Cin三个信号输出仍然是Sum和Cout。真值表从四行变成了八行逻辑表达式也跟着复杂了一些。但如果你仔细分析会发现全加器其实可以用两个半加器加一个或门来实现这个结构非常优雅也是实际工程中最常用的实现方式之一。先看真值表。三个输入共有八种组合Sum为1的情况是输入中有奇数个1也就是一个1或三个1Cout为1的情况是输入中有两个或三个1。这两个规律直接对应了逻辑表达式Sum A ⊕ B ⊕ CinCout A·B A·Cin B·Cin。你注意看Cout的表达式它其实是三个两两乘积的或运算意思是只要任意两个输入同时为1就会产生进位。这个逻辑非常直观三个输入里有两个是1加起来至少是2必然要向高位进位。用两个半加器实现全加器的思路是这样的第一个半加器处理A和B得到中间和S1和中间进位C1第二个半加器处理S1和Cin得到最终和Sum和进位C2最后C1和C2通过一个或门得到Cout。为什么用或门而不是异或门因为C1和C2不可能同时为1。你可以验证一下如果C1为1说明A和B都是1那么S1就是0第二个半加器的两个输入是0和CinC2必然是0反过来如果C2为1说明S1和Cin都是1而S1为1意味着A和B不同那么C1必然是0。所以C1和C2是互斥的用或门和用异或门结果一样但或门更简单、更便宜。这个结构在实际工程中有一个很大的好处它把复杂的逻辑拆解成了两个相同的模块在版图设计和时序分析时都更方便。我在做FPGA设计的时候综合工具通常会自动把全加器映射成查找表或者进位链资源但如果你自己用两个半加器去描述综合出来的结果往往和工具自动优化的差不多有时候甚至更好因为你的描述给了工具更清晰的结构信息。全加器的另一个重要特性是它的传播延迟。从输入到Sum的路径经过两个异或门从输入到Cout的路径经过一个异或门加一个与门再加一个或门。在多位加法器中进位信号的传播路径往往是最长的这直接决定了整个加法器的最高工作频率。理解这一点对后面设计四位全加器和更宽位数的加法器至关重要。提示在写Verilog的时候全加器可以用数据流描述assign Sum A ^ B ^ Cin; assign Cout (A B) | (A Cin) | (B Cin);也可以用行为描述assign {Cout, Sum} A B Cin;。前者更接近硬件结构后者更简洁。我建议初学者先用数据流描述写一遍理解门级结构之后再改用行为描述这样基础会更扎实。3. 四位全加器串行进位与并行进位的取舍有了全加器把四个全加器级联起来就得到了四位全加器。最直接的做法是串行进位也叫行波进位第一个全加器处理最低位它的进位输出接到第二个全加器的进位输入第二个的进位输出接到第三个以此类推。这种结构简单、规整四个全加器完全一样版图上可以做成规则的阵列。但它有一个明显的缺点最高位的和必须等到进位从最低位一路传上来才能稳定这个传播延迟是四位全加器延迟的总和。具体算一下延迟。假设一个全加器的进位传播延迟是t_carry那么四位串行进位加法器的最坏情况延迟大约是4倍的t_carry加上最后一位的求和延迟。如果每个全加器的进位延迟是2纳秒四位就是8纳秒这个速度在今天的标准下不算快但在很多低速场合完全够用。我在一些简单的控制逻辑里就经常用串行进位加法器因为它占用的资源少代码也简单综合工具处理起来很快。如果对速度有要求就需要考虑并行进位也叫超前进位。它的核心思想是不等待低位进位传上来而是直接根据所有输入位提前算出每一位的进位。具体来说对每一位定义两个信号生成信号G A·B传播信号P A ⊕ B。那么第i位的进位可以表示为C(i1) G(i) P(i)·C(i)。把这个式子展开C1 G0 P0·C0C2 G1 P1·G0 P1·P0·C0以此类推。这样每一位的进位都可以用两级与或逻辑直接算出来不需要逐级等待。超前进位的代价是电路复杂度急剧上升。四位的时候还好进位逻辑大概需要十几个门如果是十六位、三十二位进位逻辑的门数和扇入会变得非常大直接实现不现实。所以实际工程中通常采用分组超前进位组内用超前进位组间用串行进位或者用多级超前进位。这种折中方案在速度、面积和功耗之间取得了平衡也是大多数商用加法器IP核采用的结构。在FPGA上实现四位全加器的时候情况又不一样。主流FPGA的底层架构里通常有专用的进位链资源比如Xilinx的Carry4、Intel的进位链等。这些硬核进位链的速度非常快延迟基本固定而且不占用查找表资源。所以如果你在FPGA上做加法直接用“”运算符让综合工具去映射到进位链往往比自己手写超前进位逻辑效果更好。我试过在同一个器件上对比工具自动映射的加法器在速度和面积上都优于手写的超前进位因为工具更了解底层硬件的特性。结构类型延迟特性面积开销适用场景串行进位与位宽成正比最小低速、面积敏感超前进位基本固定与位宽无关较大高速、关键路径分组超前进位组内固定组间线性中等通用场景FPGA进位链极低且固定占用专用资源FPGA设计注意在选择加法器结构的时候不要盲目追求速度。我见过不少项目在不需要高速的场合用了超前进位结果面积和功耗都上去了时序反而因为布线拥塞变得更差。先搞清楚你的时序预算再决定用什么结构。4. 补码器从加法器到减法器的关键一步四位二进制补码器是这次设计的另一个核心模块。补码在数字系统里的地位怎么强调都不过分因为它把减法变成了加法让一套加法电路就能同时处理加法和减法。对于一个n位二进制数它的补码定义为如果该数为正补码等于原码如果该数为负补码等于各位取反再加1。在电路实现上求补码的操作就是取反加一。为什么补码这么设计根本原因是为了让加法运算在模2^n的意义下统一。举个例子四位二进制里-3的补码是1101也就是13。如果你算7 (-3)用补码就是0111 1101 10100丢掉最高位的进位得到0100也就是4结果正确。这个性质使得减法A - B可以转化为A (-B)而-B的补码就是B取反加一。所以一个加法器加上一个补码器就能同时实现加法和减法这在硬件设计里是非常经济的做法。四位补码器的实现有两种常见方案。第一种是用四个非门加一个四位加法器把输入取反后加上1。这个方案结构清晰但需要一个额外的加法器。第二种方案是用异或门代替非门把取反和加一合并起来。具体做法是每一位用一个异或门一个输入是原始数据位另一个输入是控制信号。当控制信号为0时异或门输出等于原始数据不做任何改变当控制信号为1时异或门输出等于原始数据取反。同时把这个控制信号接到加法器最低位的进位输入就实现了加一。这样整个补码器只需要四个异或门加上一个四位加法器而且这个加法器可以和主加法器复用。这个设计的精妙之处在于控制信号的复用。在ALU算术逻辑单元的设计中通常用一个信号来控制是加法还是减法。当这个信号为0时B端直接进入加法器执行AB当这个信号为1时B端经过异或门取反同时进位输入为1执行A(-B)也就是A-B。一个信号同时控制取反和加一不需要额外的逻辑这就是补码设计的优雅之处。在实际搭电路的时候有一个细节很容易被忽略补码器的溢出判断。四位补码能表示的范围是-8到7。如果两个正数相加结果超过7或者两个负数相加结果小于-8就会发生溢出。溢出的判断方法是最高位的进位输入和最高位的进位输出不同就说明溢出了。具体来说如果C3和C4不相等溢出标志位就置1。这个判断逻辑只需要一个异或门但如果没有它你的加法器在溢出时会给出错误的结果而且这个错误很难通过观察输出发现。提示在调试补码器的时候建议先用几个典型值验证0的补码是01的补码是1111-17的补码是1001-7-8的补码是1000。这几个边界值能覆盖大部分逻辑错误。如果这些值都对基本逻辑就没有问题了。5. 从原理图到可运行电路我的实操流程与踩坑记录把半加器、全加器、四位全加器和补码器串起来就构成了一个完整的四位加减法运算单元。我在实际做这个设计的时候走的是“先仿真、再综合、最后上板验证”的流程。这个流程看起来标准但每一步都有不少细节值得展开说。第一步是写代码。我习惯先用Verilog把每个模块单独写出来包括半加器、全加器、四位全加器、补码器以及顶层的加减法单元。写半加器的时候我建议用门级描述这样你能清楚地看到综合出来的电路结构。写全加器的时候可以用两个半加器实例化的方式也可以用数据流描述两种方式我都试过综合结果差别不大但实例化的方式在代码可读性上更好。四位全加器我一开始用的是串行进位后来为了对比又写了超前进位的版本。补码器我用的是异或门加进位输入的方案这样整个加减法单元只需要一个四位加法器。第二步是写测试平台。这是最容易被轻视但最重要的一步。我见过太多人随便写几个测试向量跑通了就认为没问题结果上板之后发现边界情况全错。我的做法是穷举所有可能的输入组合。四位加减法单元有A、B各四位加上一个加减控制信号总共9个输入也就是512种组合。我写了一个循环把这512种情况全部跑一遍自动对比输出和预期值。这个测试平台跑一次大概几毫秒但能覆盖所有情况比手动写几十个测试向量可靠得多。第三步是综合和实现。在综合的时候我遇到了一个典型问题综合工具把我写的串行进位加法器优化成了超前进位结构。这本身是好事说明工具在帮我优化但它导致我无法准确评估自己写的串行进位结构的真实性能。后来我在综合选项里关掉了“加法器优化”相关的设置才得到了和代码结构一致的电路。这个经历告诉我做学术性的结构对比时一定要控制综合工具的优化行为否则你比较的可能是工具的能力而不是你的设计。第四步是上板验证。我用的是一个小规模的FPGA开发板上面有拨码开关和LED。拨码开关输入A和B一个开关控制加减LED显示结果和溢出标志。上板之后发现了一个问题当输入变化的时候LED显示的结果有短暂的闪烁。这不是逻辑错误而是组合逻辑的竞争冒险导致的毛刺。加法器的进位链在输入变化时会产生短暂的错误输出虽然稳态结果是对的但毛刺如果被后面的电路采样到就会出问题。解决办法是在输出加一级寄存器用时钟同步之后再输出。这个经验在教科书里经常被一笔带过但实际做设计的时候毛刺是必须考虑的问题。调试阶段常见问题排查方法解决手段功能仿真输出与预期不符逐模块单独仿真检查逻辑表达式和连接综合后资源占用异常查看综合报告调整代码风格或约束时序分析建立/保持时间违例查看时序报告插入流水线或降低频率上板测试输出毛刺或闪烁用示波器观察加输出寄存器同步注意组合逻辑的毛刺在仿真里通常看不到因为仿真器默认是理想模型。要观察毛刺需要在仿真时加入门延迟信息或者直接上板用示波器看。我建议在设计的最后阶段一定要做一次带延迟的仿真这样能提前发现潜在的竞争冒险问题。6. 那些教科书不会告诉你的设计细节做这个设计的过程中我积累了一些教科书上不会讲、但实际工作中非常有用的经验。这些细节往往决定了你的电路是“能跑”还是“跑得稳”。第一个细节是关于扇入和扇出的。在超前进位的进位逻辑里高位的进位表达式会包含很多乘积项比如C4 G3 P3·G2 P3·P2·G1 P3·P2·P1·G0 P3·P2·P1·P0·C0。这个表达式的最后一项有五个输入如果直接用五输入与门实现在CMOS工艺里会导致晶体管的串联层数过多速度反而变慢。实际实现的时候需要做逻辑重组用树形结构来降低扇入。这个优化在教科书里很少提但在实际综合的时候工具会自动帮你做只是你需要知道它在做什么才能理解综合报告里的面积和延迟数据。第二个细节是关于进位链的布线。在FPGA上进位链是专用的硬件资源它的布线路径是固定的不占用通用的布线资源。这意味着如果你用“”运算符写加法综合工具会自动把进位映射到进位链上速度很快。但如果你自己用查找表和通用逻辑搭加法器进位信号就要走通用布线延迟会大很多。我做过对比同样一个十六位加法器用进位链的实现比用查找表实现的频率高了将近一倍。所以在FPGA设计里能用“”就用“”不要自己造轮子。第三个细节是关于补码器的边界情况。四位补码能表示-8到7其中-8的补码是1000它的取反加一结果还是1000这是补码系统的一个特殊性质。如果你在补码器后面接了取绝对值或者比较大小的电路这个边界值需要特别处理。我在一个项目里就遇到过这个问题比较两个补码数的大小时-8和0的补码看起来很像如果不做特殊判断就会出错。解决办法是在比较之前先判断符号位或者把补码转换成偏移码再比较。第四个细节是关于测试覆盖率的。穷举测试虽然全面但只适用于输入位数少的情况。如果位数增加到八位、十六位穷举就不现实了。这时候需要用随机测试加上定向测试的组合。随机测试用伪随机数生成器产生大量输入定向测试针对边界值、进位传播最长路径、溢出条件等特殊情况。我在做八位加法器的时候随机测试跑了一百万个向量加上几十个定向向量基本能覆盖所有逻辑路径。提示在写测试平台的时候建议把预期结果的计算放在测试平台里用行为级代码实现而不是硬编码。比如预期和可以用“A B”直接算然后和电路输出对比。这样测试平台本身不容易出错也更容易扩展到不同的位宽。7. 从四位到更多位这个设计的扩展思路四位加法器和补码器是一个很好的学习起点但实际应用中的加法器往往是十六位、三十二位甚至更宽。从四位扩展到更多位核心思路是一样的但有一些新的问题需要处理。最直接的问题是进位传播延迟。四位的串行进位延迟还可以接受但三十二位的串行进位延迟就会大到影响系统频率。这时候必须用超前进位或者分组超前进位。分组超前进位的做法是把三十二位分成八个四位组组内用超前进位组间也用超前进位。这样进位延迟从三十二级降低到八级加一级速度提升非常明显。如果还不够快可以用多级超前进位比如两级分组每组四位四个组构成一个十六位块两个十六位块再构成三十二位。这种层次化结构在商用处理器里非常常见。另一个问题是面积和功耗。超前进位的进位逻辑随着位宽增加门数和扇入都会快速增长。三十二位的完全超前进位最高位的进位表达式会有三十三个乘积项直接实现是不现实的。所以实际设计里都是分组做组内超前进位组间串行或者再用一级超前进位。这个折中点的选择取决于你的时序预算和面积预算。我在做三十二位加法器的时候试过四种分组方案最后选的是八位一组、组间超前进位的方案在速度和面积之间取得了比较好的平衡。补码器扩展到更多位的时候原理完全一样只是异或门的数量增加了。但有一个细节需要注意多位补码器的进位输入必须接到最低位而且这个进位信号要能驱动所有位的异或门控制端。如果位数很多这个控制信号的扇出会很大需要加缓冲器来保证信号完整性。我在做十六位补码器的时候控制信号直接驱动十六个异或门仿真的时候发现信号边沿变缓了后来加了两级缓冲器才解决。最后说一个扩展方向把加法器和补码器组合成ALU。一个基本的ALU除了加减法还可以支持与、或、异或、非等逻辑运算。实现方法是在加法器的输入端加多路选择器根据操作码选择不同的输入组合。比如减法就是把B端取反加一与运算就是把加法器旁路掉直接输出与门结果。这个设计思路在计算机组成原理的课程里经常出现但真正动手搭过加法器和补码器之后再看ALU的设计理解会深刻得多。我在实际项目里用这个四位加减法单元做过一个简单的累加器输入一个数每个时钟周期累加一次结果存在寄存器里。这个累加器跑在50MHz的时钟下工作很稳定。后来我把位宽扩展到十六位频率降到了30MHz左右因为进位链变长了。这个实验让我直观地感受到了位宽对速度的影响也让我理解了为什么处理器里的加法器要花那么多精力去优化进位结构。