小白速通嵌入式第三天——计算机硬件组成及主要部件功能

小白速通嵌入式第三天——计算机硬件组成及主要部件功能目录计算机硬件组成总览冯·诺依曼结构中央处理单元 CPU存储器总线输入/输出控制高频考点与易错点速记1. 计算机硬件组成总览1.1 冯·诺依曼体系五大部件背计算机硬件由运算器、控制器、存储器、输入设备、输出设备五大部件组成。部件功能说明运算器完成算术运算和逻辑运算数据的加工厂控制器控制各部件协调工作解释并执行指令是整个系统的控制中心存储器存放程序和数据内存储器主存 外存储器辅存输入设备将外部信息送入计算机键盘、鼠标、传感器、A/D 等输出设备将结果送出计算机显示器、打印机、D/A、PWM 等运算器 控制器 中央处理单元 CPUCPU 主存 主机主机以外的设备统称外部设备。存储程序控制原理程序和数据预先存放在主存储器中CPU 按指令地址顺序逐条取出、译码并执行。典型结构三总线结构数据总线 DB、地址总线 AB、控制总线 CB连接 CPU、存储器与 I/O 设备。1.2 两种经典体系结构本节必考第 2 章还会深化项目冯·诺依曼结构普林斯顿哈佛结构指令与数据存储同一存储空间、共用一条总线分开存储、各自独立总线特点结构简单、可修改指令可同时取指令和数据效率高典型x86、ARM Cortex-A存储层看多数 DSP、ARM Cortex-M取指与数据通路分离嵌入式意义通用计算机常用流水线无冲突、实时性强嵌入式/信号处理常用速记冯·诺依曼合哈佛分DSP 与单片机大多偏哈佛。2. 中央处理单元 CPU2.1 CPU 的功能程序控制取指令 → 分析指令译码→ 执行指令核心功能保证程序按序执行操作控制产生并管理各部件所需的操作控制信号时间控制对各种操作实施时间上的定时数据加工通过算术/逻辑运算完成数据处理异常与中断处理衔接第 2 章异常、硬中断/软中断、可屏蔽/不可屏蔽中断、优先级与嵌套。2.2 CPU 的组成背部件清单运算器完成加工ALU算术逻辑单元算术运算加减乘除、移位 逻辑运算与或非异或是运算器核心累加寄存器 ACC暂存操作数及运算中间结果数据缓冲寄存器 DR作为 CPU 与内存/外设间数据传送的中转站状态条件寄存器 PSW程序状态字/标志寄存器保存运算结果的特征零 Z、进位 C、符号 N、溢出 V、中断允许等。控制器发出控制信号程序计数器 PC存放下一条要执行指令的地址指令执行后自动加 1指向下一指令转移/跳转指令通过修改 PC 实现。⭐ 高辨析度考点指令寄存器 IR存放当前正在执行的指令含操作码和地址码指令译码器对指令操作码译码产生操作控制信号时序部件产生时钟节拍为各操作提供时间基准操作控制器微操作信号发生器将译码输出按时序组合成微操作控制信号。指令执行基本过程取指周期 → 间址周期需要访问操作数地址时→ 执行周期 → 中断周期有中断请求时。2.3 寄存器组通用寄存器供程序员/指令显式使用如 ARM 的 R0~R15专用寄存器PC、IR、MAR地址寄存器、MBR/DR数据寄存器、PSW、SP堆栈指针等寄存器位于 CPU 内部速度最快处于存储层次最顶端。2.4 多核 CPU考纲明确列出将两个及以上处理器内核集成在一个芯片上共享主存与部分 Cache并行执行多个任务/线程同构多核内核相同、对称多处理SMP如双核 Cortex-A9异构多核内核类型不同、分工协作如 ARM big.LITTLE大核高性能 小核低功耗应用处理器 DSP/协处理器核间通过片上互连总线通信如 AMBA需考虑缓存一致性。2.5 CPU 性能指标常考计算指标含义关系主频时钟频率Hz决定单位时间指令数上限字长一次能处理二进制位数8/16/32/64决定精度与寻址能力缓存容量L1/L2/L3 Cache 大小缓存大 → 命中率高 → 性能好核心数并行内核数量多核并行提升吞吐CPI每条指令平均时钟周期数越小越好MIPS每秒百万条指令MIPS 主频(MHz) / CPIIPC每时钟周期指令数 1 / CPI例400 MHz、CPI2 的处理器MIPS 400/2 200 MIPS。与 1.6 性能评测衔接3. 存储器3.1 存储器的分类多维分类是高频题分类角度类别典型代表所处位置内存储器主存、外存储器辅存RAM/ROM磁盘、SSD、光盘构成材料半导体、磁表面、光SRAM/DRAM硬盘CD/DVD工作方式随机存取 RAM可读可写、只读 ROM—访问方式随机存取、顺序存取、直接存取、相联存取RAM磁带磁盘Cache/相联存储器断电后易失性RAM、非易失性ROM/Flash/磁盘掉电丢数据 vs 不丢随机存取按地址直接访问存取时间与位置无关主存顺序存取只能顺序读写磁带直接存取先直接定位到区域再顺序查找磁盘相联存取按内容检索而非地址Cache、相联存储器是 Cache 采用相联/组相联映像的基础。3.2 RAM 与 ROM与第 2 章 2.3.3 衔接RAM随机存取存储器易失类型特点用途SRAM 静态用触发器存储不需刷新速度快、贵、功耗高高速缓存 CacheDRAM 动态电容存储需定期刷新集成度高、便宜主存DDR SDRAM双倍速率同步动态 RAM时钟上下沿都传输现代主存ROM只读存储器非易失Mask ROM掩膜 ROM出厂固化不可改写PROM一次性可编程EPROM紫外线擦除、电写入EEPROME²PROM电擦除可字节擦写寿命有限Flash ROM闪速存储器电擦除、按块/页擦写速度快、容量大——嵌入式系统存储程序和数据的核心掉电数据不丢失必背。NOR Flash 按字节读、可执行代码XIPNAND Flash 按页读写、容量大存数据。3.3 存储层次结构金字塔必考寄存器组CPU内部 ↓ 速度递减 / 容量递增 / 价格递减 CacheL1→L2→L3 ↓ 主存内存RAM/ROM ↓ 辅存磁盘/SSD/光盘/Flash设计依据——程序局部性原理时间局部性刚访问的单元近期很可能再次访问循环空间局部性访问过的单元附近的数据很可能被访问数组、顺序执行。Cache 的作用用少量高速 SRAM 缓存主存中活跃块缓解 CPU 与主存速度差。3.4 高速缓存 Cache重点易出计算1平均访存时间必考公式T H × T_cache (1 − H) × T_mem其中 H 为命中率T_cache 为命中访问时间T_mem 为未命中时访问主存时间若含二级 Cache 则逐层展开。2地址映像方式三种背特点方式规则优点缺点直接映像主存块只能装入 Cache 中唯一固定行按地址取模硬件最简单冲突率最高命中率低全相联映像主存块可装入 Cache任意行命中率最高最灵活比较电路复杂、成本高组相联映像分若干组块可装入组内任意行折中命中率与成本兼顾较复杂3替换算法Cache 满时淘汰谁随机算法、FIFO先进先出、LRU最近最久未使用性能好、常用、LFU最不经常使用OPT最优算法替换未来最久不用的块——理论最优实际不可实现仅作评价基准。4写策略写直达 Write Through写 Cache 同时写主存——简单、数据一致但慢写回 Write Back只写 Cache标记脏位替换时才写回主存——快需一致性管理。5多级 CacheL1离 CPU 最近最小最快常分指令/数据→ L2 → L3共享→ 主存逐级查找全不命中才访问主存。3.5 虚拟存储器考纲 1.4.2 包含目的使主存辅存在逻辑上构成大容量存储器按局部性原理只装入活跃页面实现方式页式固定大小页需页表、段式按逻辑模块分段需段表、段页式结合先分段再分页页面置换算法OPT最优、LRU最近最久未使用、LFU最不经常使用、FIFO、Clock时钟⚠️ FIFO 可能出现Belady 异常分配页数增加反而缺页增多LRU 不出现。地址转换由MMU内存管理单元完成第 2 章 2.3.2 深化。3.6 外存储器磁盘磁表面物理结构盘片上下磁面→ 磁道 → 扇区各盘片同半径磁道组成柱面容量 磁面数盘片数×2× 每面磁道数 × 每道扇区数 × 每扇区字节数平均存取时间 寻道时间旋转延迟转半圈平均数据传输时间数据读写以扇区/块为单位按直接存取方式访问。光盘CD约 700MB、DVD单面单层 4.7GB等只读/可刻录/可擦写多种。固态硬盘 SSD用 NAND Flash FTL闪存转换层实现块设备接口存储单元SLC1bit/单元快、寿命长、贵→ MLC2bit→ TLC3bit容量大、慢、寿命短特性无机械寻道、随机读写快、需磨损均衡与垃圾回收。磁盘阵列 RAID常考级别级别方式特点RAID 0条带化无冗余速度最快任一盘坏数据全丢RAID 1镜像1:1 冗余可靠性最高利用率 50%RAID 5分布式奇偶校验≥3 块盘坏 1 块可恢复性价比高常用RAID 10先镜像后条带兼顾性能与可靠代价高存储域网络 SAN以光纤通道FC/以太网连接存储设备与服务器的高速专用网络块级访问、集中管理。3.7 主存储器容量扩展教材 1.4.2 内容位扩展字长扩展多片同地址并联扩展数据线位数如 8 片 1K×1bit → 1K×8bit字扩展地址扩展多组芯片按地址段串联用高位地址译码选片如 4 片 1K×8bit → 4K×8bit由数据总线位数 × 地址总线位数共同决定主存组织地址线 n 位 → 最大寻址 2ⁿ 个存储单元。4. 总线4.1 总线的概念与分类总线连接计算机各部件的一组公共信号线按功能分为三大系统总线必背总线方向作用数据总线 DB双向传送数据/指令位宽决定单次传输量64 位是 32 位 2 倍地址总线 AB单向CPU→部件传送地址位宽决定寻址空间n 位 → 最大寻址 2ⁿ 单元控制总线 CB双向/单向混合传送控制、时序、中断等信号读写、复位、请求/应答按层次/位置还可分为片内总线CPU 内部如 AMBA 的 AHB/APB、系统总线连接 CPU、内存、I/O、外部/通信总线USB、串口、以太网等。计算地址总线 32 位 → 最大寻址 2³² 4 GB地址 20 位 → 2²⁰ 1 MB。4.2 总线性能指标总线带宽传输率 总线位宽 / 8 × 总线工作频率单位 B/s 例64 位、100 MHz 总线 → 64/8 × 100M 800 MB/s性能三要素位宽、工作频率、带宽数据总线的位数 × 工作频率 与数据传输率成正比。4.3 常见总线一览考纲 1.4.2常见总线第 2 章 2.6 再深化类别总线要点局部/扩展ISA / EISA早期 16/32 位并行扩展总线局部PCIIntel 推出的局部总线最流行的系统扩展总线之一并行共享局部PCIePCI-E串行点对点、按 Lane 扩展、高速现代主流显示AGP早期显卡专用外部并行IEEE 488、SCSI、MXI、并口并行传输打印机/仪器外部串行USB、IEEE 1394FireWire、UART(RS-232/RS-485)串行、热插拔、即插即用芯片间嵌入式重点I²C、SPI见下表现场/车载CANBosch 为汽车开发支持分布式实时控制差分二线嵌入式片上AMBAAHB/APB/AXIARM 公司片上总线标准第 2 章重点I²C 与 SPI 对比嵌入式高频项目I²CSPI推出PhilipsMotorola线数2 线SDA 数据 SCL 时钟总线型多设备4 线SCK、MOSI、MISO、片选 SS/CS主从一对特点有地址寻址、可挂多从机、半双工高速、全双工需片选信号用途微控制器与外围器件连接MCU 与外围高速连接4.4 芯片组结构考纲提及南北桥结构北桥连接高速部件CPU、主存、AGP/PCIe 显卡南桥连接低速外设IDE/SATA、USB、PCI、音频/网卡两桥间通过内部总线互连单芯片结构南北桥功能集成到单一芯片SoC 化嵌入式处理器普遍采用——集成 CPU、存储控制器、各类接口于一体缩小体积、降低功耗衔接第 2 章 2.2 微处理器结构。5. 输入/输出控制5.1 四种 I/O 控制方式演进顺序必背方式谁主导数据单位特点适用程序查询方式程序控制CPU 主动轮询字/字节简单可靠CPU 等待外设浪费 CPU无法处理突发简单低速外设中断方式外设主动请求CPU 被动响应字/字节响应随机事件、CPU 利用率高每次传输需中断开销低速/中速外设DMA 方式DMA 控制器数据块不经 CPU 搬运CPU 仅初始化与收尾适合高速批量传输磁盘、高速采集通道/IO 处理机独立处理器执行通道程序数据块/文件自成体系管理 I/O几乎不占 CPU大型机、复杂 I/O 系统5.2 中断方式细节与第 2 章 2.2.2 衔接定义CPU 执行程序时因内部/外部事件中断请求暂时中止当前程序转去执行中断服务程序ISR处理完再返回断点继续执行——过程即中断响应 → 保护现场 → 中断服务 → 恢复现场 → 中断返回。中断来源分类硬中断外设/定时器等硬件信号与软中断程序自陷/系统调用可屏蔽中断可用标志屏蔽与不可屏蔽中断NMI必须响应如电源故障、内存校验错。相关概念中断优先级同时多个请求按优先级响应、中断嵌套高优先级可打断低优先级服务、向量中断中断向量表定位 ISR 入口。注意与异常区分异常是 CPU 内部同步事件陷阱/故障/终止中断是异步事件第 2 章展开。5.3 DMA 方式细节DMA 控制器DMAC接管总线在外设与主存之间直接批量传输每块传输结束才通知 CPU中断常用传输方式周期挪用每次挪用一个总线周期、块传输、成组传输优点CPU 开销小、吞吐高缺点需要 DMAC 硬件、会占用总线周期。5.4 I/O 接口的功能考纲 1.4.3数据缓冲速度匹配、地址译码/设备选择、数据格式转换串↔并、电平转换、时序协调、中断请求与响应管理、DMA 请求与响应管理程序控制 / 中断 / DMA 三种接口即分别对应上述三种工作方式。6. 高频考点与易错点速记⭐ 必背清单冯·诺依曼五部件运算器、控制器、存储器、输入、输出控制器组成PC、IR、指令译码器、时序部件运算器组成ALU、ACC、数据缓冲寄存器、状态条件寄存器 PSWPC 存下一条指令地址、自动 1IR 存当前指令总线三兄弟DB 双向传数据、AB 单向定寻址空间2ⁿ、CB 传控制地址线 n 位寻址 2ⁿ带宽 位宽/8 × 频率Cache 三映像直接最简单、冲突多、全相联命中最高、电路复杂、组相联折中替换用 LRU 常用OPT 理论最优不可实现平均访存时间 T H·T_cache (1−H)·T_mem存储层次靠局部性原理时间 空间I/O 四方式演进查询 → 中断 → DMA → 通道DMA 传输数据块且不经 CPUFlash 掉电不丢、按块/页擦写NOR 可执行代码、NAND 大容量存数据RAID 0 无冗余最快、1 镜像最可靠、5 分布式校验常用、10 先镜像后条带I²C 两线Philips、SPI 四线Motorola、CAN 车载现场总线Bosch、PCI/PCIe 系统扩展。⚠️ 易错点把 PC地址误当成 IR指令内容相联存储器/相联存取按内容找而非按地址找Cache 未命中时访问的是主存而不是辅存DMA 仍需 CPU初始化和传输结束处理只是数据搬运不经过 CPU中断与 DMA 都会打断/结束 CPU 工作但 DMA 以块为单位、开销小得多SRAM 要区分不需要刷新≠断电不丢失地址总线单向、数据总线双向方向别记反。*备注本笔记基于官方考试大纲1.4 条目