简介这份资源是面向高校软件工程、电子信息等专业学生的FPGA数字系统设计实验报告对应西电软工院选课程第1次实验适合刚接触FPGA开发、需要完成层次化工程创建作业或复习ISE工具链的学习者。压缩包内仅1个docx文档约267KB内容围绕两个实体MY_AND2与MY_OR2的RTL描述展开并用结构化方式描述顶层模块AND_OR涵盖实验原理、实现步骤、测试结果与实验总结四部分同时梳理了FPGA、RTL描述、VHDL、ISE集成环境、HDL编辑器、逻辑门及层次结构描述等核心知识点。报告完整呈现了从新建工程、编写逻辑门代码、语法检查到生成原理图与仿真的流程可帮助读者理解模块调用与信号连接的基本方法快速上手VHDL编程与ISE HDL编辑器的使用。目前已有344人学习下载适合作为实验参考与排错对照。1. 从一份课程作业文档说起FPGA 第一次实验到底在练什么很多同学拿到“XDU软工院选FPGA第1次.docx”这类课程文档时第一反应是找代码、找截图、找能直接交的东西。但真正决定你后面几次实验顺不顺的恰恰是第一次实验里那些看起来最基础的动作工具链装没装对、工程目录怎么建、约束文件写没写、仿真和上板的边界在哪里。我带过几届做 FPGA 课程设计的学生翻车最多的不是逻辑写错而是第一步就把器件型号选错、把 testbench 当顶层、把引脚约束漏掉最后波形出不来还以为是代码问题。这篇笔记就按“第一次实验通常要做什么”来拆把环境搭建、最小可跑工程、仿真验证、上板排查这几件事讲透。适合刚接触 FPGA 的软工方向同学也适合想快速把课程实验跑通、不想在环境上耗三天的人。2. 第一次实验的典型任务拆解从组合逻辑到最小可跑工程2.1 为什么第一次实验几乎都从组合逻辑开始FPGA 课程第一次实验的任务通常不会太复杂常见的是二选一多路器、译码器、半加器、全加器或者简单的 LED 控制。这不是老师偷懒而是因为组合逻辑没有时钟、没有状态输入一变输出就变最适合用来验证“你的工具链是不是通的”。如果你一上来就写状态机一旦波形不对你很难判断是逻辑问题、时钟问题还是约束问题。我一般会建议第一次实验就做两件事一个纯组合逻辑模块加一个带时钟的分频或计数器模块。组合逻辑用来验证仿真流程时序逻辑用来验证时钟约束和上板现象。这样一次实验能把“写代码—仿真—综合—实现—生成比特流—下载”整条链路走一遍后面再做复杂设计时你至少知道每一步该看什么。从选型角度说课程实验常用的器件无非是两类一类是厂商工具链自带的基础器件另一类是实验箱上的具体型号。第一次实验最重要的不是选多高级的芯片而是确认你装的工具版本和实验指导书里写的是不是一致。版本不一致带来的玄学问题比逻辑错误难查得多。2.2 工程目录怎么建后面才不用反复搬家很多人第一次建工程是直接在桌面新建一个文件夹然后把所有文件往里一扔。等到第三次实验要复用第一次的模块时发现路径里全是中文和空格工具直接报错。血泪经验是从第一次实验开始就按固定结构建目录后面能省掉大量重复劳动。我一般会这样组织fpga_lab/ ├── lab1/ │ ├── rtl/ # 设计源码 │ │ └── mux2.v │ ├── sim/ # 仿真文件 │ │ └── tb_mux2.v │ ├── constr/ # 约束文件 │ │ └── lab1.xdc │ └── prj/ # 工具生成的工程文件 └── common/ # 后面实验可复用的模块这个结构的好处是rtl 里只放可综合代码sim 里只放 testbenchconstr 里只放引脚和时钟约束。工具生成的工程文件单独放 prj不跟源码混在一起。后面换工具版本或者换电脑直接把 rtl、sim、constr 三个目录拷走就能重建工程。提示路径里不要出现中文、空格和特殊符号。这不是工具矫情而是很多综合脚本对路径的处理就是按 ASCII 来的一旦出问题报错信息还特别模糊。2.3 一个最小可跑模块二选一多路器加同步计数器下面这个例子把组合逻辑和时序逻辑放在同一个工程里第一次实验可以直接照着改。组合逻辑部分是一个二选一多路器时序逻辑部分是一个带使能的同步计数器。// rtl/mux2.v module mux2 ( input wire a, // 输入 a input wire b, // 输入 b input wire sel, // 选择信号0 选 a1 选 b output wire y // 输出 ); assign y sel ? b : a; endmodule// rtl/counter.v module counter #( parameter WIDTH 4 // 计数器位宽默认 4 位 )( input wire clk, // 时钟 input wire rst_n, // 低电平复位 input wire en, // 计数使能 output reg [WIDTH-1:0] cnt // 计数值 ); always (posedge clk or negedge rst_n) begin if (!rst_n) cnt {WIDTH{1b0}}; else if (en) cnt cnt 1b1; end endmodule这两个模块加起来不到二十行但覆盖了第一次实验最核心的两个点assign 连续赋值和 always 时序赋值。参数 WIDTH 用 parameter 定义后面做分频器或者数码管扫描时可以直接改位宽不用重写模块。2.4 约束文件里最容易漏掉的三行约束文件是第一次实验翻车最集中的地方。很多人代码仿真过了综合也过了一下载发现灯不亮八成是约束没写对。以常见的实验板为例约束文件里至少要有三部分时钟引脚、复位引脚、输出引脚。# constr/lab1.xdc # 时钟引脚假设板载 50MHz 晶振接在 E3 set_property PACKAGE_PIN E3 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] # 复位引脚假设按键接在 C12低电平有效 set_property PACKAGE_PIN C12 [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n] # 输出引脚假设 LED 接在 M14 set_property PACKAGE_PIN M14 [get_ports cnt[0]] set_property IOSTANDARD LVCMOS33 [get_ports cnt[0]]这里的关键是 PACKAGE_PIN 必须和实验板原理图一致IOSTANDARD 必须和引脚所在 bank 的电压一致。这两项写错综合能过实现能过但下载后就是没反应。我见过有人把 3.3V 的引脚写成 LVCMOS18结果 LED 微亮查了一下午。注意约束文件里的端口名必须和顶层模块的端口名完全一致大小写敏感。改过顶层端口名之后约束文件一定要同步改。3. 仿真验证第一次实验里最值得花时间的一步3.1 testbench 不是走形式是帮你省下上板调试的时间很多同学觉得仿真麻烦直接综合上板看现象。第一次实验逻辑简单可能侥幸能过但到了后面做状态机或者接口协议时没有仿真你会调到怀疑人生。testbench 的本质是给你一个可控的输入环境让你能在几纳秒内看到信号变化而不是靠按键和 LED 去猜。第一次实验的 testbench 不需要写得多复杂把输入激励给全、把关键信号打出来就够了。下面这个 testbench 同时测了多路器和计数器。// sim/tb_lab1.v timescale 1ns / 1ps module tb_lab1; reg a, b, sel; wire y; reg clk, rst_n, en; wire [3:0] cnt; // 例化多路器 mux2 u_mux ( .a (a), .b (b), .sel (sel), .y (y) ); // 例化计数器 counter #(.WIDTH(4)) u_counter ( .clk (clk), .rst_n (rst_n), .en (en), .cnt (cnt) ); // 生成时钟周期 20ns initial begin clk 0; forever #10 clk ~clk; end initial begin // 初始化 a 0; b 1; sel 0; rst_n 0; en 0; #100; rst_n 1; en 1; // 测多路器 #20 sel 1; #20 sel 0; #20 a 1; b 0; // 让计数器跑一段时间 #200 en 0; #40 en 1; #100 $finish; end // 打印波形方便在终端看 initial begin $monitor(time%0t sel%b y%b cnt%d, $time, sel, y, cnt); end endmodule这段 testbench 里有几个细节值得说。第一时钟用 forever 生成周期 20ns 对应 50MHz和板载晶振一致。第二复位先拉低再拉高模拟上电复位过程。第三en 信号中途拉低再拉高用来验证使能是否真的起作用。$monitor 会把每次信号变化打出来仿真跑完你就能看到 cnt 是不是在 en 为高时才加。3.2 仿真波形里该看什么不该看什么仿真跑起来之后波形窗口里信号很多但第一次实验只需要盯三个地方复位后 cnt 是不是 0、en 为高时 cnt 是不是每个时钟沿加一、sel 变化时 y 是不是跟着变。如果这三条都对说明逻辑没问题可以进综合。不该看的是那些跟第一次实验无关的信号比如综合工具插入的缓冲、时钟树上的中间节点。这些信号在 RTL 仿真里本来就不该出现看了只会干扰判断。如果仿真结果不对排查顺序是先看 testbench 的激励给对没有再看模块端口连接有没有接错最后才怀疑逻辑本身。我见过有人把 testbench 里的 rst_n 初始值写成 1结果计数器一直在复位状态查了半天代码。3.3 综合和实现阶段该盯哪些报告仿真过了之后综合和实现阶段最容易忽略的是报告。第一次实验不需要把每个报告都读一遍但有两个报告必须看综合后的资源利用率报告和实现后的时序报告。资源利用率报告告诉你这个设计用了多少 LUT、多少寄存器。第一次实验的设计很小如果报告里显示用了上千个 LUT那说明你代码写错了大概率是把某个信号综合成了锁存器或者大位宽比较器。时序报告看的是建立时间和保持时间有没有违例。第一次实验时钟频率低一般不会违例但如果约束文件里时钟周期写错了比如把 50MHz 写成 500MHz时序报告会一片红。这时候不用改代码改约束就行。提示综合和实现阶段报的 warning 不要全部忽略。有些 warning 比如“信号被优化掉”或者“端口未连接”往往就是上板没现象的直接原因。4. 上板调试从比特流到现象中间隔着哪些坑4.1 下载前的检查清单生成比特流之后先别急着下载。我一般会按下面这个清单过一遍检查项常见问题确认方式器件型号选错封装或速度等级对照实验板丝印顶层模块选错顶层文件看综合报告里的顶层名引脚约束引脚号或电平标准写错对照原理图逐条核对时钟约束周期写错或漏写看时序报告里的时钟定义比特流文件生成的是否为最新版本看文件时间戳这个清单看起来简单但每一条我都见过有人踩坑。尤其是器件型号有些实验板用的是同一系列不同封装工具里选错之后综合能过下载直接报错。4.2 下载后没现象按这个顺序排查下载成功但现象不对排查顺序应该是先看时钟有没有起来再看复位有没有释放最后看输出引脚有没有配错。时钟有没有起来最直接的办法是用示波器或者逻辑分析仪量晶振引脚。如果没有仪器可以写一个最简单的分频器把时钟分到肉眼能看见的频率去驱动 LED。如果 LED 闪说明时钟没问题如果不闪说明时钟或者约束有问题。复位有没有释放可以看复位按键的电平。有些实验板的按键是常闭的按下才是高电平如果你按低电平有效来写复位就一直生效。输出引脚配错最常见的是把 LED 的引脚号写成了数码管的引脚号。这种错误仿真发现不了只能对照原理图查。4.3 第一次实验里最容易被忽略的复位设计复位在第一次实验里看起来很简单但它是后面所有实验的基础。我一般会建议第一次实验就用异步复位、同步释放的结构而不是简单的异步复位。// 异步复位同步释放 module reset_sync ( input wire clk, input wire rst_async_n, output wire rst_sync_n ); reg rst_meta, rst_sync; always (posedge clk or negedge rst_async_n) begin if (!rst_async_n) begin rst_meta 1b0; rst_sync 1b0; end else begin rst_meta 1b1; rst_sync rst_meta; end end assign rst_sync_n rst_sync; endmodule这个模块的作用是防止复位释放时出现亚稳态。第一次实验可能用不到但后面做跨时钟域或者高速设计时这就是后悔药。早点养成习惯后面能少踩很多坑。5. 避坑与常见问题第一次实验翻车记录5.1 仿真过了但上板没现象现象testbench 里波形完全正确综合实现也没报错下载后 LED 不亮或者数码管不显示。原因九成是约束文件的问题。要么引脚号写错要么电平标准写错要么顶层端口名和约束里的名字不一致。解决先对照原理图核对引脚号和电平标准再检查约束文件里的端口名和顶层模块是否完全一致。如果都没问题用工具里的引脚规划视图看实际分配的引脚和约束是否一致。5.2 综合报错说模块找不到现象综合的时候报“module not found”或者“undefined module”。原因文件没有加到工程里或者文件路径里有中文和空格或者模块名和文件名不一致。解决检查工程的文件列表确认所有 rtl 文件都加进去了。路径改成纯英文无空格。模块名和文件名尽量保持一致虽然 Verilog 不强制但工具有时候会按文件名找模块。5.3 计数器不计数或者计数不对现象仿真里 cnt 一直是 0或者计数跳变没有规律。原因复位一直生效或者时钟没接上或者 en 信号一直是低。解决先看复位信号的电平确认复位已经释放。再看时钟有没有翻转可以在 testbench 里加 $monitor 打印时钟。最后看 en 信号确认在需要计数的时候是高电平。5.4 工具版本和指导书不一致导致报错现象按照指导书步骤操作但工具报错或者菜单找不到。原因指导书写的工具版本和你装的不一样不同版本之间菜单和流程有差异。解决优先按指导书版本装工具。如果装不了就按当前版本的流程走核心步骤是一样的建工程、加源码、加约束、综合、实现、生成比特流、下载。菜单名字变了但功能位置不会差太远。5.5 下载器识别不到设备现象工具里找不到下载器或者识别不到器件。原因驱动没装或者下载器接触不良或者实验板没上电。解决先确认实验板电源灯亮再检查下载器驱动。如果是 USB 下载器换一个 USB 口试试。有些实验板需要先上电再插下载器顺序反了也会识别不到。6. 把第一次实验变成可复用的模板几个进阶习惯第一次实验做完之后最有价值的动作不是交作业而是把它整理成一个可复用的模板。后面每次实验都可以从这个模板开始省掉重复建工程、重复写约束的时间。我一般会保留三样东西一个干净的工程目录结构、一份通用的约束文件模板、一个基础的 testbench 模板。约束文件模板里把时钟、复位、常用外设的约束都写好后面实验只需要改引脚号和端口名。testbench 模板里把时钟生成、复位激励、$monitor 打印都写好后面只需要改例化和激励。还有一个习惯是给每个模块写一个简单的说明注释包括端口含义、参数含义、时序要求。第一次实验的模块很简单不写注释也能看懂但到了后面模块多了没有注释的代码就是黑匣子。我见过有人过了一个月回头看自己的代码完全想不起来当时为什么那么写。验证方法上除了仿真和上板还可以用工具自带的网表查看器看综合后的电路结构。第一次实验的组合逻辑综合出来应该就是一个 LUT时序逻辑综合出来应该是 LUT 加寄存器。如果综合出来的结构和你预期的不一样比如多路器综合出了锁存器那说明代码里有组合逻辑环路或者不完整的条件分支。最后一个技巧是关于时钟的。第一次实验用的时钟频率低随便写写都能跑。但后面做高速设计时时钟约束和时序收敛就是核心问题。我一般会建议从第一次实验开始就养成写时钟约束的习惯哪怕频率很低也要写清楚。这样到了后面你至少知道时序报告该怎么看不会一上来就被一堆违例吓住。我自己带学生做课程设计这些年最大的教训就是第一次实验省下来的时间后面都会加倍还回去。环境没搭好、约束没写对、仿真没跑透到了第三次第四次实验就会集中爆发。反过来第一次实验多花两个小时把流程走顺后面每次实验都能省半天。希望帮到你。本文还有配套的精品资源点击获取