简介面向FPGA与数字通信方向的学习者和开发者完整实现基于Altera FPGA的高速ASK信号调制与解调设计。设计以10MHz正弦波为载波基带信号由16阶伪随机序列产生码元速率达5Mbps并通过数字锁相环完成载波同步覆盖调制、解调、同步三大关键环节适合用于课程设计、竞赛训练或通信系统教学参考。资源包总计1248个文件核心代码以Verilog.v和VHDL.vhd源码为主辅以Quartus工程文件.qpf/.qsf、仿真测试文件.stp/.sdo及大量编译中间文件压缩包大小31.24MB。目前已有1377人学习下载。内容包括完整工程源码、Modelsim仿真配置、SignalTap板级调试截图及主要模块说明可直接对照工程结构理解ASK调制解调系统的设计思路与调试方法。1. 基于FPGA的高速ASK信号调制和解调先想清楚这三个问题再动工拿到“基于FPGA的高速ASK信号调制和解调”这个活第一反应如果是“ASK不就是把载波通断一下、再包络检波一下吗”那大概率会在上板后翻车。ASK的调制端确实简单但一旦码元速率上到Mbps级解调端的定时恢复、阈值自适应、毛刺抑制就会变成一连串环环相扣的问题任何一个环节没闭环误码率就下不来。这篇文章不讲教科书推导只讲我实际跑通一条高速ASK收发链路的完整路径调制端用DDS做相位连续门控解调端用数字包络检波加自适应阈值最后落到时序收敛、参数计算和上板调试。适合正在做中频数字化收发、射频测控、简易应答机或者想快速搭一个数字调制验证平台的工程师和学生目标是让你照着参数能复现提前知道坑在哪儿。2. 调制解调架构选型先算清楚代价再选方向2.1 调制端架构直接门控与相位连续门控的差异ASK调制最常见的做法是拿基带码元去开关载波信号看起来只需要一个与门。但工程上这里藏着一个容易忽略的问题门控时刻如果落在载波的随机相位上输出信号会出现非连续的相位跳变体现在频域上是频谱展宽体现在解调端是包络检波后的波形边缘抖动变严重。直接门控的实现是把载波产生和门控分成两个独立模块基带码元一来载波直接从当前相位开始输出。这种方案代码最少但相位不连续。相位连续门控则是让载波发生器始终运行码元只控制“是否输出”这个动作载波相位始终沿着累加器往前走。两种方案在低速码元时看不出太大差别码元速率到1Mbps以上、且后级有带通滤波时频谱带宽差得很明显。我在自己的设计中始终用相位连续门控原因有三第一FPGA里DDS相位累加器本身就在持续运行多一个门控逻辑的成本几乎为零第二相位连续能让发射频谱的主瓣带宽更接近理论值给接收端留出更多裕量第三解调端做包络检波时包络的边沿会干净得多后续位同步的抖动就小。2.2 解调端架构非相干包络检波与相干解调的取舍解调端有两条路线非相干包络检波和相干解调。包络检波的工程实现是取绝对值后做滑动平均再用比较器恢复码元相干解调则要用数字混频器把载波搬到基带再做低通滤波。二者的本质区别在于非相干不依赖载波相位的精确恢复对频率偏差的容忍度更高相干解调在低信噪比下有至少3dB的性能优势但需要额外的载波恢复环路资源占用和调试难度都不是一个量级。高速场景下我建议先做非相干包络检波理由很现实FPGA里取绝对值和滑动平均只需要几十个LUT和寄存器而相干解调的CORDIC混频器加环路滤波器动辄几百个DSP切片。只有当链路预算确实紧张、非相干方案的误码率余量不够时才值得上相干解调。还有一种折中方案是正交下变频后做幅度检波即I/Q两路分别混频再求平方和这本质上是数字化的包络检波性能接近相干但实现比完整Costas环简单得多适合载波频偏不大的场景。这里需要特别强调采样率和中频频率的关系。如果ADC采样率是100MSPS中频选10MHz那么一个载波周期只有10个采样点滑动窗长度取一个载波周期以内的均值就能保留包络信息中频再低一些比如5MHz一个周期有20个采样点滑动窗可以取得更宽滤波效果更好。中频频率不要选得太高否则采样点数太少包络检波的纹波会大到比较器没法工作。2.3 参数规划载波频率、码元速率与采样率三者怎么定动手写代码之前先把三个参数定下来这是全链路最不能拍脑袋的一步。三者之间的约束关系是采样率必须至少是载波频率的4倍推荐8到10倍码元速率决定包络带宽包络检波的滑动窗时间常数要远小于码元周期通常取码元周期的1/10到1/20。我常用的一组参数可以作为起点系统时钟100MHzADC采样率100MSPS载波频率10MHz码元速率1Mbps发射DDS和接收ADC共用同一个100MHz时钟源。这样每个码元内有100个载波周期每个载波周期有10个采样点滑动窗取8到16个采样点既能平滑载波纹波又不会把码元边沿抹得太钝。参数表如下参数数值选择依据系统时钟100 MHz兼顾时序收敛与资源占用载波频率10 MHz满足采样率≥4倍载频的下限码元速率1 Mbps每个码元至少包含10个载波周期滑动窗长度8~16 点小于码元周期的1/10DAC/ADC位宽12 bit 以上量化噪声不要太早成为地板参数之间互相牵制改任何一项都要回头重新核算。比如把码元速率提到5Mbps每个码元只剩20个载波周期滑动窗长度就得压缩到4个点以内包络滤波效果变差这时你可能要提高载波频率或者改用相干解调来补偿。3. 调制端实现DDS载波生成与相位连续门控3.1 DDS相位累加器与频率控制字计算DDS的核心是一个相位累加器和一个波形映射表累加器每时钟周期加一次频率控制字累加值的高位作为波形表的地址。频率控制字的关系式是FTW f_out × 2^N / f_clk其中N是累加器位宽f_out是目标频率f_clk是系统时钟。N越大频率分辨率越高但波形表深度也越大工程上N取24到32位很常见。以100MHz时钟、10MHz载波、24位累加器为例FTW 10e6 × 2^24 / 100e6 1677721.6取整为1677722。这个计算里最容易犯的错是忘记取整误差1677721.6取整后的实际输出频率是10.000004MHz偏移量只有4Hz可以忽略但如果你把累加器位宽降到16位同样的频率下FTW 6553.6取整为6554实际频率偏差会到60Hz级别虽然还是很小但相位截断产生的杂散会明显变差。波形映射表有两种做法存正弦表或者干脆用累加器最高位输出方波。正弦表的好处是谐波分量低发射频谱干净代价是ROM资源方波的好处是零ROM开销但高次谐波幅度大后面必须加滤波。高速ASK链路如果后级有带通滤波器方波载波也能用如果没有老老实实用正弦表。正弦表深度取1024点足够用块RAM实现查找表输出的16bit正弦波直接给DAC。3.2 相位连续门控与毛刺消除的Verilog实现下面给出完整的调制端代码。核心思路相位累加器始终运行不因码元为0而暂停码元只控制输出多路选择器选通正弦波还是输出直流零电平。// ask_mod.v —— 相位连续门控的ASK调制器 // 参数默认100MHz时钟10MHz载波1Mbps码元 module ask_mod #( parameter PHASE_W 24, // 相位累加器位宽 parameter SIN_W 16, // 正弦波形输出位宽 parameter FREQ_WORD 24d1677722 // 频率控制字10MHz100MHz )( input wire clk, // 系统时钟 100MHz input wire rst_n, // 异步复位低有效 input wire data_in, // 基带码元1Mbps output reg [SIN_W-1:0] ask_out // 调制输出接DAC ); // 相位累加器始终运行保证相位连续 reg [PHASE_W-1:0] phase_acc; always (posedge clk or negedge rst_n) begin if (!rst_n) phase_acc 0; else phase_acc phase_acc FREQ_WORD; end // 用累加器高10位查正弦表输出16bit正弦波 wire [SIN_W-1:0] carrier; sin_lut #(.ADDR_W(10), .DATA_W(SIN_W)) u_sin( .clk(clk), .addr(phase_acc[PHASE_W-1 -: 10]), .dout(carrier) ); // 相位连续门控data_in为1输出载波为0输出零电平 always (posedge clk or negedge rst_n) begin if (!rst_n) ask_out 0; else if (data_in) ask_out carrier; else ask_out {SIN_W{1b0}}; // 直接置零不做三态 end endmodule代码背后的逻辑说明相位累加器用了24位宽频率分辨率约6Hz10MHz对应的频率控制字1677722是我们前面算好的常量。正弦查找表用相位累加器的高10位做地址注意是取phase_acc[23:14]而不是低10位因为高位的相位增量才是载波频率的有效分量低位反映的是细粒度相位取低10位会让输出频率完全错乱这是新手容易踩的第一个坑。门控部分没有用“当码元为0就暂停累加器”的方案因为那样会导致相位停在某个位置下个码元为1时载波从同一个相位继续看似连续实则相位轨迹被拉伸频谱会变差。这里用多路选择器码元为1时输出正弦载波为0时输出全零。输出级可以再接一个寄存器打拍消除组合逻辑上可能出现的毛刺代价是引入一个时钟周期的群延迟对ASk链路无影响。3.3 频率控制字与码元时序的仿真验证要点写testbench时重点关注两点一是载波频率是否正确二是码元边沿处的相位连续性。载波频率的验证可以直接对ask_out做周期统计在100MHz时钟下10MHz正弦波应该每10个时钟周期重复一次波形相位连续性则要看码元从1切到0、再从0切到1的瞬间正弦波是不是从它“本来该在的位置”继续走。仿真里常见的问题是码元切换沿与时钟沿对齐导致门控产生半周期毛刺。解决方法是让data_in先经过两级同步寄存器再做门控这样能消除异步码元进入时钟域时的亚稳态风险。注意同步后的码元会比原始码元晚两个时钟周期这在单端链路中无所谓但如果要对齐发射和接收的码元相位做误码率测试就要把参考延迟也补偿掉。另外如果后级DAC是并行接口建议在ask_out后面再挂一个ODDR原语做输出延迟约束否则PCB走线长度差异会导致DAC采样时刻不一致发射频谱出现杂散。这个属于上板层面的问题后文会在避坑章节展开。4. 解调端实现数字包络检波与码元恢复4.1 数字包络检波绝对值加滑动平均解调端的第一步是把AD采样回来的中频信号变成基带包络。模拟域里用二极管包络检波数字域里最朴素的做法就是取绝对值再滑动平均。取绝对值相当于全波整流滑动平均相当于低通滤波二者合起来的时域效果就是把载波周期内的能量平滑下来留下码元级别的包络变化。滑动窗的长度选择是有讲究的窗太长码元边沿被抹平定时恢复的抖动变大窗太短载波纹波滤不干净比较器可能出现多次翻转。以100MSPS采样、10MHz载波、1Mbps码元为例一个载波周期10个点一个码元100个点滑动窗取16个点是稳妥的选择约1.6个载波周期既能平滑载波纹波又不会明显拉宽码元边沿。实现上可以用一个移位寄存器加一个累加器每个时钟周期把新样本加进去、把最老的样本减掉这样平均值的计算量是O(1)而不是O(N)。直接上加法树的写法在100MHz下也能收敛但WINDOW较大时浪费DSP资源不推荐。下面是完整代码// ask_demod.v —— 数字包络检波 迟滞比较器 // 参数默认100MSPS采样滑动窗16点12bit ADC module ask_demod #( parameter DATA_W 12, // ADC数据位宽 parameter WINDOW 16, // 滑动窗长度取2的幂便于求平均 parameter TH_HIGH 12d1200, // 迟滞比较高阈值 parameter TH_LOW 12d800 // 迟滞比较低阈值 )( input wire clk, // 采样时钟 100MHz input wire rst_n, input wire [DATA_W-1:0] adc_in, // 中频采样输入 output reg data_out // 恢复出的码元 ); // 取绝对值把双极性中频信号整流成正向包络 wire [DATA_W-1:0] abs_in adc_in[DATA_W-1] ? (~adc_in 1b1) : adc_in; // 移位寄存器缓存窗口内的样本 reg [DATA_W-1:0] buf [0:WINDOW-1]; reg [$clog2(WINDOW)DATA_W-1:0] sum; integer i; always (posedge clk or negedge rst_n) begin if (!rst_n) begin for (i 0; i WINDOW; i i 1) buf[i] 0; sum 0; end else begin sum sum abs_in - buf[WINDOW-1]; for (i WINDOW-1; i 0; i i - 1) buf[i] buf[i-1]; buf[0] abs_in; end end // 包络均值 sum log2(WINDOW)取高若干位即可 wire [DATA_W3:0] envelope sum $clog2(WINDOW); // 迟滞比较器跨过上限置1跌过下限清0中间保持 always (posedge clk or negedge rst_n) begin if (!rst_n) data_out 1b0; else if (envelope TH_HIGH) data_out 1b1; else if (envelope TH_LOW) data_out 1b0; // 其余情况保持原值这就是迟滞 end endmodule代码背后的逻辑说明取绝对值在二进制补码里就是“最高位为1则取反加一”这一行代码是自适应门限前的必经之路也让后续滑动平均不受信号极性影响。滑动求和部分用了一个16深度的环形缓冲每个时钟周期做一次加法和一次减法sum始终是窗口内所有样本的和。求平均用的是右移4位因为WINDOW16正好是2的幂如果窗长不是2的幂就要用除法器。除法器在FPGA里资源开销大所以滑动窗长度优先选2的幂是个工程习惯。迟滞比较器是解调端最关键的抗抖动用件。没有迟滞的话包络在阈值附近抖动会造成码元边沿出现多次翻转位同步模块会彻底混乱。这里的TH_HIGH和TH_LOW需要根据信号的实测幅度来定不可以用拍脑袋的值后面避坑章节会专门讲自适应阈值的做法。4.2 码元恢复与位同步边沿检测加计数器窗口包络检波输出的是模拟化的基带波形比较器输出的是“可能是码元”的方波但这个方波的边沿会抖动而且由于滑动窗的平均效应码元边沿的过渡时间会被拉长。要想恢复出干净的1Mbps码元流需要再做一级位同步。工程上最简单的位同步是在比较器输出上做上升沿检测一旦检测到边沿就重置一个自由运行的码元周期计数器然后在每个码元周期的中点对比较器输出采样。这种“过零重置”方式在误码率不高的链路中完全够用而且实现只有几十行代码// bit_sync.v —— 边沿重置的位同步采样 module bit_sync #( parameter CLK_FREQ 100_000_000, parameter SYMBOL_RATE 1_000_000 )( input wire clk, input wire rst_n, input wire sloppy_data, // 比较器输出的含抖码元 output reg recovered_data // 位同步后的干净码元 ); localparam CNT_MAX CLK_FREQ / SYMBOL_RATE; // 100个时钟1个码元 reg [6:0] cnt; reg sloppy_d1, sloppy_d2; wire edge_pos sloppy_d1 ~sloppy_d2; // 上升沿检测 always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt 0; recovered_data 0; end else if (edge_pos) begin cnt 0; // 边沿到来重置相位 end else if (cnt CNT_MAX - 1) begin cnt 0; recovered_data sloppy_d1; // 码元中点采样 end else begin cnt cnt 1; end end always (posedge clk or negedge rst_n) begin if (!rst_n) begin sloppy_d1 0; sloppy_d2 0; end else begin sloppy_d1 sloppy_data; sloppy_d2 sloppy_d1; end end endmodule这里的位同步只处理了边沿抖动的情况如果码元速率本身存在频偏比如发射端时钟和接收端采样时钟不是同一个源计数器方式会周期性地丢掉或重复采样码元。解决方法是把计数器改成数控振荡器形式用边沿相位的误差信号去微调计数器的周期。FPGA里做这种定时恢复本质上是个一阶数字锁相环调好环路增益就能跟上ppm级别的频偏。4.3 解调链路的级联时序与增益分配解调链路中每个模块都有寄存器输出级联时不需要额外插入流水线。但要注意增益分配ADC的12bit数据进包络检波滑动平均后的包络幅度取决于中频信号的幅度如果中频信号太小包络会淹没在量化噪声里。这要求前端模拟链路的增益要和ADC满量程匹配通常让中频信号的峰值达到ADC满量程的60%到80%留出余量防过载。如果信号太小怎么办有两个办法一是加大滑动窗长度并降低阈值二是对包络再做一次数字自动增益控制即检测包络的峰值/均值比反过来调整阈值。前者的代价是位同步抖动变大后者的代价是额外资源但在实际链路里A同学的项目就是因为没有做增益分配解调端输出全是1后来发现是包络的均方差落在阈值区间里导致比较器永远不翻转。这个教训会在避坑章节细说。5. 调试避坑高速ASK链路常见的5个翻车点5.1 现象仿真波形完美上板后误码率居高不下原因基带码元从外部引脚进来是异步信号直接参与门控或比较时产生亚稳态更隐蔽的是ADC采样数据和解调模块之间没有做跨时钟域处理当两者的时钟相位有偏差时部分采样点会落在信号跳变沿上。解决在所有跨时钟域路径上加两级同步寄存器关键路径用$setup/hold约束检查。具体到调制端data_in进来先打两拍再门控解调端ADC的数据在进入包络检波前也打一拍保证和采样时钟对齐。每打一拍会带来一个时钟周期的延迟所以还要把参考通道的延迟补偿掉。5.2 现象恢复出的码元边沿毛刺密布像一条毛毛虫原因比较器没有迟滞或者迟滞窗口设置得太窄。包络检波输出必然带有载波泄漏纹波即使滑动平均也不能完全滤除纹波幅度超过阈值区间时比较器就会在边沿处反复翻转。解决把迟滞窗口拉宽到包络纹波峰峰值的2倍以上。我习惯在调试时先用逻辑分析仪抓包络波形量出纹波幅度再据此设定TH_HIGH和TH_LOW。这个操作要重复做几次因为改滑动窗长度会改变纹波幅度。正常情况下降TH_HIGH取包络高电平的70%TH_LOW取包络低电平的130%是一个不错的起点。5.3 现象昨天调试好好的今天上电误码率飙升原因固定阈值扛不住温度漂移和器件增益漂移。模拟前端增益随温度变化ADC满量程也会随基准电压漂移固定阈值等于把系统的余量交给玄学。解决做自适应阈值。简单做法是用一个滑动窗统计包络的均值把它当成阈值更稳的做法是分别统计高电平区间和低电平区间的均值取中间值作为比较阈值。FPGA里实现这两个统计只需要两个累加器检测到比较器输出为1时累加高电平样本为0时累加低电平样本每N个码元更新一次阈值。这样链路在温度变化时能自动把工作点拉回正轨。5.4 现象发射频谱杂散很大带外泄漏压不住原因载波查找表位宽不够或者相位累加器的截断杂散没有被抖动化处理。直接截断相位会导致周期性误差频谱上表现为离散杂散不抖动的相位截断在高速ASK这种宽频谱场景下尤其明显。解决一是把相位累加器位宽加到大32位只把高位送查找表二是如果杂散仍然超标在截断前给相位加一个伪随机抖动信号把离散杂散能量摊平成噪声基底。抖动的幅度取查找表地址低一位的范围即可实现就是一个LFSR加一个加法器。工程上很多人只注意“频谱仪上带外高”却不知道是这个参数卡着容易被骂射频没调好。5.5 现象时序报告说Fmax只有60MHz压根跑不到100MHz原因解调端的滑动求和逻辑把多个加法器串成了长组合路径或者门控输出级直接驱动了DAC接口的大扇出。Vivado之类工具的报告会标出关键路径绝大多数情况都是因为把滑动窗的加减法和平均值计算放在了一个时钟周期里。解决把滑动窗的求和拆成两级流水线第一级做加法和减法第二级做右移和输出。代价是包络信号多一个时钟周期延迟对位同步的影响可以忽略。另外输出到DAC的寄存器要手动指定引脚约束避免综合器把它优化到错误的IOB里。6. 验证与进阶从testbench到误码率自动化统计链路调通之后建议做一个自动化的误码率测试环境而不是用眼睛数波形。做法是在仿真testbench里生成伪随机码元序列串联调制和解调模块然后统计恢复码元与原始码元的差异。伪随机序列用LFSR生成长度为2^15-1足够覆盖码元组合统计窗口取一整帧计算误码率。下面给出testbench的骨架// tb_ask_link.v —— 全链路误码率统计 reg data_in; wire ask_out, data_out; wire [11:0] adc_data; // 用LFSR生成伪随机码元 reg [14:0] lfsr; always (posedge clk) begin if (!rst_n) begin lfsr 15b101_1011_0110_101; data_in 0; end else begin {lfsr, data_in} {lfsr[13:0], lfsr[14] ^ lfsr[13]}; end end // 把ASK输出送进解调器前先量化成12bit ADC数据 assign adc_data ask_out[15:4]; // 高12位截取 // 误码统计 integer err_cnt; always (posedge clk) begin if (data_in_valid data_out_valid data_in ! data_out) err_cnt err_cnt 1; end上板验证则用FPGA的片上逻辑分析仪抓取关键节点包络信号、比较器输出、位同步后的码元。抓包络这一步很多人会忽略但它比抓最终码元有用得多能一眼看出前端增益、滑动窗参数是不是合理。我自己的习惯是先把包络抓出来肉眼确认高低电平的余量再去调阈值。这个过程来回几次比盲调误码率快得多。进阶方向上ASK链路天然可往M-ASK扩展把码元从单bit改成2bit调制端用4档幅度解调端用3个阈值区间数据率直接翻倍。另一个方向是加扰码解决连续长0或长1导致位同步锁不住的问题。我在自己的项目里也踩过这个坑——某次测试出现长串连续同值码元位同步计数器直接掉出锁定范围后来加了一级加扰才稳定。回头看我做过的这条链路最大的教训是不要因为ASK“看起来简单”就跳过参数核算直接在板子上试。先把载波、码元速率、滑动窗长度、阈值余量这四个数算好再写代码三天能调通的事就不会拖成两周。希望这篇笔记能帮你少走一段弯路。本文还有配套的精品资源点击获取