1. 从一道指令周期题说起：硬件基础到底在考什么很多人第一次翻开软件设计师的备考资料，看到"计算机硬件基础"这一章，第一反应是跳过。理由也很充分：我是来做软件设计的，凭什么要懂什么总线、什么Cache、什么流水线？我当初也是这么想的，直到做了一套真题，被一道指令周期的计算题卡了整整二十分钟，才意识到这一章的分值虽然不算最高，但它是整张试卷里"性价比"最稳的一块——概念清晰、公式固定、题型重复率高，属于投入两小时就能稳稳拿分的类型。软件设计师考试里的硬件基础，和大学里"计算机组成原理"那门课完全不是一个难度层级。它不要求你会画时序图，也不要求你推导浮点运算的舍入误差，它考的是你对计算机这个"黑盒子"的运行逻辑有没有一个清晰的框架认知。指令怎么取、怎么译码、怎么执行；数据在CPU、内存、Cache之间怎么流动；总线带宽怎么算；流水线为什么能提速、提速的上限在哪里。这些东西，说白了就是一句话：你得知道程序跑起来的时候，机器内部发生了什么。这篇文章面向的是正在备考软件设计师、或者想系统梳理硬件基础知识的人。我会把这一章的核心考点拆成几个模块，每个模块讲清楚三件事：这个概念为什么存在、考试怎么考、以及我在做题时踩过哪些坑。文中涉及的计算题我都会给出完整的推导过程，涉及的概念我都会用生活化的类比帮你建立直觉。你不需要任何硬件背景，跟着走一遍就能把这一章吃透。需要先说明的是，软件设计师的硬件部分有个很明显的特征：它考的不是深度，而是广度和准确度。广度意味着你要知道的东西不少，从数制转换到存储体系到总线到流水线，覆盖面很宽；准确度意味着很多题目就卡在一个细节上，比如Cache命中率的公式里到底是"命中次数"还是"命中率"，比如流水线的周期到底取哪一级的最大值。这些细节，教材上往往一笔带过，但考试偏偏就考这些。2. 数据的表示：为什么补码能统治整个计算机2.1 原码、反码、补码的来龙去脉计算机里所有的数据，归根结底都是0和1。但0和1怎么表示负数，这件事在历史上折腾了很久。最早用的是原码：最高位当符号位，0表示正，1表示负，剩下的位表示绝对值。这个方案最直观，人一看就懂，但它有两个致命问题。第一个问题是正零和负零。8位原码里，00000000表示+0，10000000表示-0。同一个零有两种表示，这在逻辑上就很别扭，硬件做比较的时候还得额外判断。第二个问题更严重：减法没法直接用加法器实现。你用原码做1+(-1)，硬件得先判断符号、再决定是做加法还是减法、最后还要处理符号位，电路设计会变得非常复杂。于是有了反码：正数的反码和原码一样，负数的反码是符号位不变、其余位取反。反码解决了减法的问题，但正负零的问题还在——00000000是+0，11111111是-0。最终的赢家是补码。补码的规则是：正数的补码等于原码，负数的补码等于反码加一。这个"加一"看起来简单，效果却非常漂亮：它把-0的那个编码"挤"掉了，让8位能表示的范围从-127到+127变成了-128到+127，多表示了一个数。更重要的是，补码让减法彻底变成了加法——A减去B，直接算A加上B的补码就行，符号位一起参与运算，不需要任何特殊处理。记忆技巧：求负数的补码，从右往左找到第一个1，这个1和它右边的0都不动，左边的所有位全部取反。比如-6的8位补码：6是00000110，从右往左第一个1在倒数第二位，保留这个1和右边的0，左边取反得到11111010。这个方法比"取反加一"快得多，考场上能省不少时间。考试里最常见的考法是给你一个十进制数，让你写出它的补码，或者反过来给你一个补码让你还原成十进制。还有一种进阶考法是补码的符号扩展：把一个8位补码扩展成16位，正数高位补0，负数高位补1。这个点在涉及数据类型转换的题目里经常出现。2.2 浮点数的表示与IEEE 754的考试套路浮点数在考试里的出现频率比定点数低，但一旦出现就是送分题或者送命题。送分的情况是考你IEEE 754的基本结构：符号位1位、阶码8位（用移码表示）、尾数23位（用原码表示，且隐含最高位的1）。送命的情况是考你阶码的偏移量到底是多少、隐含位什么时候加什么时候不加。我用一个具体例子把整个流程走一遍。把十进制数-12.5转成IEEE 754单精度格式：第一步，转成二进制：12.5 = 1100.1。第二步，规格化：把小数点移到第一个1后面，得到1.1001乘以2的3次方。第三步，确定符号位：负数为1。第四步，算阶码：指数是3，移码的偏移量是127，所以阶码 = 3 + 127 = 130，转成二进制是10000010。第五步，确定尾数：规格化后小数点后面的部分是1001，补足23位得到10010000000000000000000。拼起来就是：1 10000010 10010000000000000000000。注意：阶码用移码而不是补码，原因是移码做比较运算更方便——移码的无符号比较结果和带符号比较结果一致，硬件实现更简单。这个"为什么"考试不考，但理解了能帮你记住偏移量是127而不是128。浮点数这块还有一个常考的对比：单精度和双精度的区别。单精度是1+8+23，双精度是1+11+52。双精度的阶码偏移量是1023。考试有时候会给你一个双精度的十六进制表示让你解析，套路和单精度完全一样，只是位数变了。2.3 校验码：奇偶校验、海明码和CRC的分工校验码这一块，三种码各有各的适用场景，考试喜欢考它们的区别和计算。奇偶校验最简单，就是在数据后面加一位，使得整个编码中1的个数是奇数（奇校验）或偶数（偶校验）。它能检测出奇数个位出错，但检测不出偶数个位出错，而且完全不能纠错。考试一般就考你"能不能检错""能不能纠错"这两个判断。海明码是考试的重点。它的核心思想是在数据的特定位置插入校验位，每个校验位负责校验一组特定的数据位。校验位的位置是2的幂次方：第1、2、4、8、16位。每个数据位的位置编号可以拆成若干个校验位位置的和，它就被那几个校验位共同校验。举个例子，8位数据需要几位校验位？公式是2的k次方大于等于n+k+1，其中n是数据位数，k是校验位数。n=8时，k=4，因为2的4次方=16，8+4+1=13，16大于等于13。所以8位数据需要4位校验位，总共12位。海明码的纠错能力是检二纠一：可以检测出两位错误，或者纠正一位错误。考试经常考这个结论，以及校验位位数的计算。CRC码（循环冗余校验）在考试里主要考概念：它是用多项式除法产生的，检错能力强，但同样不能纠错。CRC在通信和存储领域用得非常多，考试有时候会结合"数据传输"的场景来考你选哪种校验方式。校验方式检错能力纠错能力典型应用场景奇偶校验奇数位错误无简单数据传输海明码两位错误一位错误内存校验CRC码多位错误无网络通信、磁盘存储3. 存储体系：从寄存器到硬盘的速度阶梯3.1 存储器的层次结构为什么长这样计算机的存储体系是一个金字塔：越往上速度越快、容量越小、价格越贵；越往下速度越慢、容量越大、价格越便宜。这个结构不是人为设计的，而是被物理规律逼出来的——速度快的存储介质（比如SRAM）成本高、集成度低，速度慢的介质（比如磁盘）成本低、容量大。如果全部用最快的，机器贵得没人买得起；如果全部用最慢的，机器慢得没法用。所以只能分层，用Cache把常用的数据放在离CPU近的地方。这个层次结构里，考试最关注的是Cache和主存之间的交互。Cache的存在基于一个叫"局部性原理"的假设：程序在一段时间内倾向于访问同一块内存区域（空间局部性），以及重复访问同一块内存区域（时间局部性）。因为有了局部性，把最近用过的数据放在Cache里，下次访问就能直接命中，不用去慢速的主存里取。3.2 Cache命中率与平均访问时间的计算这是硬件部分最高频的计算题，没有之一。公式本身不复杂，但考试喜欢在细节上做文章。基本公式是：平均访问时间 = 命中率 × Cache访问时间 + 未命中率 × 主存访问时间。但这里有个坑：有些题目里，未命中时的访问时间不是单纯的主存访问时间，而是"先访问Cache发现没命中，再去访问主存"的总时间，也就是Cache访问时间加上主存访问时间。这两种理解会导致完全不同的答案。我拿一道典型题来说明。假设Cache访问时间是1ns，主存访问时间是10ns，命中率是95%。如果按第一种理解：平均时间 = 0.95×1 + 0.05×10 = 0.95 + 0.5 = 1.45ns。如果按第二种理解：平均时间 = 0.95×1 + 0.05×(1+10) = 0.95 + 0.55 = 1.5ns。做题时一定要看清楚题目怎么描述未命中的过程。如果题目说"未命中时需要访问主存"，通常指的是第二种；如果说"未命中时直接访问主存"，可能是第一种。这个细节每年都能坑掉一批人。还有一种进阶考法是多级Cache。比如L1和L2两级Cache，L1命中率90%，L2命中率80%（在L1未命中的情况下）。这时候的计算要分步：先算L1未命中的概率是10%，这10%里又有80%在L2命中，所以L2的全局命中率是10%×80%=8%，剩下2%才去访问主存。平均时间 = 0.9×L1时间 + 0.08×L2时间 + 0.02×主存时间。3.3 主存容量计算与地址编址主存容量的计算题通常和地址总线、数据总线结合在一起考。核心关系是：存储容量 = 存储单元个数 × 每个存储单元的位数。如果题目告诉你地址总线是20位，数据总线是8位，那么存储单元个数是2的20次方，每个单元8位，总容量就是2的20次方×8位 = 1M×8位 = 1MB。这里有个容易混淆的点：按字节编址和按字编址。按字节编址时，每个地址对应一个字节（8位）；按字编址时，每个地址对应一个字（字长可能是16位、32位等）。如果题目说"按字编址，字长为32位，地址总线24位"，那么容量 = 2的24次方×32位 = 16M×32位 = 64MB。考试还喜欢考内存芯片的扩展。比如用若干片小容量芯片拼成大容量内存，需要多少片。这个计算分两步：先看位扩展（数据位数不够，需要并联），再看字扩展（存储单元个数不够，需要串联）。比如用1K×4位的芯片组成4K×8位的内存，需要(4K/1K)×(8/4) = 4×2 = 8片。4. 指令系统与流水线：CPU内部的装配线4.1 指令的格式与寻址方式一条指令通常由操作码和操作数两部分组成。操作码告诉CPU要做什么（加、减、跳转等），操作数告诉CPU对谁做。操作码的位数决定了指令的种类数：如果操作码有4位，最多支持16种指令。寻址方式是考试的高频考点，核心是搞清楚"操作数在哪里"。常见的寻址方式有：立即寻址：操作数直接写在指令里，取指令的时候顺便就取到了，速度最快，但操作数大小受指令长度限制。直接寻址：指令里给的是操作数的内存地址，需要再访问一次内存才能拿到操作数。间接寻址：指令里给的是一个地址，这个地址里存的才是操作数的地址，需要访问两次内存。寄存器寻址：操作数在寄存器里，不需要访问内存，速度快。寄存器间接寻址：指令里给的是寄存器编号，寄存器里存的是操作数的内存地址，需要访问一次内存。考试常考的是"哪种寻址方式需要访问几次内存"。记住一个规律：操作数在指令里（立即寻址）是0次，操作数在寄存器里（寄存器寻址）是0次，操作数在内存里（直接寻址）是1次，操作数的地址在内存里（间接寻址）是2次。4.2 流水线的基本原理与执行时间计算流水线的思想来自工厂的装配线：把一条指令的执行拆成多个阶段，每个阶段由独立的硬件负责，不同指令的不同阶段可以重叠执行。这样虽然单条指令的执行时间没变，但整体的吞吐率提高了。经典的流水线分五个阶段：取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回（WB）。在理想情况下，每个时钟周期都有一条指令完成，流水线的吞吐率是每个周期一条指令。流水线的执行时间计算公式是：第一条指令的完整执行时间 + (指令条数 - 1) × 流水线周期。其中流水线周期是所有阶段中耗时最长的那个阶段的时间。举个例子：某流水线分4个阶段，各阶段时间分别是2ns、3ns、2ns、1ns，执行100条指令。流水线周期取最大值3ns。第一条指令需要2+3+2+1=8ns，剩下的99条每条需要一个周期3ns，总时间 = 8 + 99×3 = 305ns。如果不使用流水线，每条指令都需要8ns，100条就是800ns。加速比 = 800/305 ≈ 2.62。这里有个关键点：流水线的加速比有上限，上限等于流水线的级数。因为理想情况下，流水线的吞吐率是串行的k倍（k是级数），但实际中由于各阶段时间不均衡、存在数据冲突等原因，加速比会低于k。考试如果问你"加速比能否超过流水线级数"，答案是不能。4.3 流水线的冲突与冒险流水线不是完美的，它会遇到三种冲突：结构冲突是指多条指令同时争用同一个硬件资源。比如取指阶段和访存阶段都要访问内存，如果只有一个内存端口，就会冲突。解决办法是增加硬件资源，比如分开的指令Cache和数据Cache。数据冲突是指后面的指令需要用到前面指令还没写回的结果。比如指令A要算R1+R2存到R3，指令B紧接着要用R3。解决办法有 forwarding（旁路）技术，把计算结果直接传给下一条指令，不用等写回；或者插入气泡（stall），让流水线等一等。控制冲突是指遇到跳转指令时，流水线不知道下一条该取哪条指令。解决办法有分支预测，猜一个方向先取着，猜错了再回滚。考试里数据冲突考得最多，通常给你一段指令序列，问你哪里会发生冲突、需要插入几个气泡。判断方法是看相邻指令之间有没有"写后读"的关系。5. 总线与I/O系统：数据的高速公路与出入口5.1 总线带宽的计算总线是连接CPU、内存、外设的公共通道。总线的性能指标主要有两个：宽度和频率。宽度是指一次能传多少位数据，频率是指每秒能传多少次。总线带宽的计算公式是：带宽 = 总线宽度 × 总线频率 / 8（除以8是把位转换成字节）。比如总线宽度32位，频率100MHz，带宽 = 32×100M/8 = 400MB/s。考试有时候会考总线复用：地址线和数据线共用一组线，先传地址再传数据。这样做的好处是减少引脚数，降低成本，缺点是降低了传输效率，因为地址和数据不能同时传。还有一种考法是总线的仲裁：多个设备同时请求使用总线时，怎么决定谁先用。常见的仲裁方式有链式查询、计数器定时查询、独立请求。链式查询最简单但优先级固定，离控制器近的设备优先级高；独立请求最灵活但需要的线最多。5.2 I/O控制方式的演进I/O控制方式经历了从"CPU全程参与"到"CPU几乎不参与"的演进，考试喜欢考这几种方式的区别。程序查询方式：CPU不断查询外设的状态，直到外设准备好才进行数据传输。这种方式CPU利用率极低，因为大部分时间都在空转等待。中断方式：外设准备好之后主动通知CPU，CPU暂停当前程序去处理数据传输。这种方式比查询方式效率高，但每次数据传输都需要CPU介入，对于大量数据传输来说开销还是太大。DMA方式：直接内存访问，由一个专门的DMA控制器负责数据搬运，CPU只需要在开始的时候告诉DMA"从哪搬到哪、搬多少"，然后就可以去干别的事了。DMA搬完之后发一个中断通知CPU。这种方式适合大量数据的快速传输，比如磁盘读写。通道方式：比DMA更高级，通道本身就是一个小的处理器，可以执行通道程序，控制多台外设。这种方式在大中型机里用得多，软件设计师考试里一般只考概念。I/O方式CPU参与程度适用场景数据传输单位程序查询全程参与简单外设字节/字中断每次传输都参与键盘、鼠标字节/字DMA仅开始和结束参与磁盘、网卡数据块通道几乎不参与大型机多外设一组数据块5.3 中断处理的全过程中断是考试的重点，尤其是中断响应的时间点和中断处理的步骤。中断响应的时机是一条指令执行完毕之后，而不是在指令执行过程中。这是因为指令执行到一半被打断的话，现场很难保存和恢复。所以CPU会在每条指令结束时检查有没有中断请求，有的话就响应。中断处理的完整步骤是：保护现场（把当前程序的断点和寄存器内容压栈）、识别中断源（找到是哪个设备发出的中断）、执行中断服务程序、恢复现场、返回断点。考试常考的一个细节是中断屏蔽：高优先级的中断可以屏蔽低优先级的中断，但低优先级不能屏蔽高优先级。还有中断嵌套：高优先级的中断可以打断正在执行的低优先级中断服务程序。有个容易混淆的点：中断和异常不是一回事。中断是外部事件引起的（比如键盘按下），异常是内部事件引起的（比如除零、缺页）。考试有时候会用"内部中断"和"外部中断"来区分，内部中断就是异常。6. 备考实操：我是怎么把这一章从弱项变成送分题的6.1 建立知识框架比刷题更重要我一开始备考的时候，上来就刷题，结果发现硬件部分的题目错得五花八门：有时候是公式记混了，有时候是概念理解偏了，有时候是题目里的某个词没注意到。后来我停下来，花了一个下午把这一章的框架画了一遍：数据表示、存储体系、指令系统、流水线、总线、I/O，六大块，每块下面列出核心概念和公式。画完之后再刷题，正确率明显上来了。框架的作用是让你知道"这道题考的是哪一块"，然后从那一块的知识库里调取对应的公式和方法。没有框架的话，每道题都是新的，刷再多也形不成积累。6.2 计算题要动手算，不能只看硬件部分的计算题，看答案觉得"哦，原来是这样"，和自己动手算一遍，完全是两回事。我踩过的坑是：看答案的时候觉得流水线周期取最大值这个规则很简单，结果做题的时候遇到各阶段时间有零有整的，一紧张就取错了。我的建议是：每类计算题至少动手算十道，算到不用想就能写出公式为止。尤其是Cache命中率、流水线执行时间、总线带宽、主存容量这四类，几乎每年都考，必须练到条件反射。6.3 易混淆概念要对比着记硬件部分有很多成对出现的概念，单独记很容易混，对比着记就清楚多了。比如：原码 vs 补码：原码直观但有正负零，补码统一但需要转换Cache vs 内存：Cache快但小且贵，内存慢但大且便宜中断 vs DMA：中断每次传输都要CPU参与，DMA只在开始和结束参与流水线周期 vs 指令执行时间：周期取最慢阶段，执行时间是各阶段之和我当时的做法是拿一张A4纸，左边写概念A，右边写概念B，中间写区别。考前翻一遍，比翻教材快得多。6.4 考试当天的做题策略硬件部分的题目在试卷里通常是前几道，这时候脑子最清醒，适合做计算题。我的策略是：先扫一遍所有硬件题，把纯概念题（比如"以下哪种寻址方式需要访问内存两次"）快速做掉，把计算题标记出来，等概念题做完再集中算。这样避免在一道计算题上卡太久，影响后面的节奏。还有一点：硬件部分的题目，如果算了两次答案不一样，不要慌，回去检查单位有没有统一（ns和μs、MB和Mb），检查公式有没有用错（命中率有没有搞反），检查题目有没有额外的条件（比如"不考虑Cache访问时间"）。大部分错误都是这些细节引起的。6.5 这一章值得投入多少时间我的判断是：硬件基础这一章，投入总备考时间的10%到15%比较合理。它不像数据结构那样需要大量练习，也不像操作系统那样概念繁多，它的知识点是有限的、封闭的，把框架建起来、把公式练熟、把易混点对比清楚，就能拿到大部分分数。如果你时间紧张，优先保证这几块：补码转换、Cache命中率计算、流水线执行时间计算、总线带宽计算。这四块几乎每年都考，而且题型固定，投入产出比最高。海明码、CRC、中断嵌套这些，考的频率稍低，但概念不难，考前过一遍就行。最后说一个我自己的体会：硬件基础这一章，学的时候觉得枯燥，但学完之后回头看，它其实是整个软件设计师知识体系里最"实在"的一块。你写的每一行代码，最终都要变成指令在CPU里跑，都要经过Cache和内存，都要通过总线跟外设交互。理解了这些，你对程序性能的理解会完全不一样——你知道为什么数组遍历比链表快（空间局部性好，Cache命中率高），你知道为什么减少函数调用能提速（减少流水线冲突），你知道为什么批量读写比逐条读写快（DMA vs 中断）。这些直觉，是光看软件层面的书得不到的。
1. 从一道指令周期题说起：硬件基础到底在考什么很多人第一次翻开软件设计师的备考资料，看到"计算机硬件基础"这一章，第一反应是跳过。理由也很充分：我是来做软件设计的，凭什么要懂什么总线、什么Cache、什么流水线？我当初也是这么想的，直到做了一套真题，被一道指令周期的计算题卡了整整二十分钟，才意识到这一章的分值虽然不算最高，但它是整张试卷里"性价比"最稳的一块——概念清晰、公式固定、题型重复率高，属于投入两小时就能稳稳拿分的类型。软件设计师考试里的硬件基础，和大学里"计算机组成原理"那门课完全不是一个难度层级。它不要求你会画时序图，也不要求你推导浮点运算的舍入误差，它考的是你对计算机这个"黑盒子"的运行逻辑有没有一个清晰的框架认知。指令怎么取、怎么译码、怎么执行；数据在CPU、内存、Cache之间怎么流动；总线带宽怎么算；流水线为什么能提速、提速的上限在哪里。这些东西，说白了就是一句话：你得知道程序跑起来的时候，机器内部发生了什么。这篇文章面向的是正在备考软件设计师、或者想系统梳理硬件基础知识的人。我会把这一章的核心考点拆成几个模块，每个模块讲清楚三件事：这个概念为什么存在、考试怎么考、以及我在做题时踩过哪些坑。文中涉及的计算题我都会给出完整的推导过程，涉及的概念我都会用生活化的类比帮你建立直觉。你不需要任何硬件背景，跟着走一遍就能把这一章吃透。需要先说明的是，软件设计师的硬件部分有个很明显的特征：它考的不是深度，而是广度和准确度。广度意味着你要知道的东西不少，从数制转换到存储体系到总线到流水线，覆盖面很宽；准确度意味着很多题目就卡在一个细节上，比如Cache命中率的公式里到底是"命中次数"还是"命中率"，比如流水线的周期到底取哪一级的最大值。这些细节，教材上往往一笔带过，但考试偏偏就考这些。2. 数据的表示：为什么补码能统治整个计算机2.1 原码、反码、补码的来龙去脉计算机里所有的数据，归根结底都是0和1。但0和1怎么表示负数，这件事在历史上折腾了很久。最早用的是原码：最高位当符号位，0表示正，1表示负，剩下的位表示绝对值。这个方案最直观，人一看就懂，但它有两个致命问题。第一个问题是正零和负零。8位原码里，00000000表示+0，10000000表示-0。同一个零有两种表示，这在逻辑上就很别扭，硬件做比较的时候还得额外判断。第二个问题更严重：减法没法直接用加法器实现。你用原码做1+(-1)，硬件得先判断符号、再决定是做加法还是减法、最后还要处理符号位，电路设计会变得非常复杂。于是有了反码：正数的反码和原码一样，负数的反码是符号位不变、其余位取反。反码解决了减法的问题，但正负零的问题还在——00000000是+0，11111111是-0。最终的赢家是补码。补码的规则是：正数的补码等于原码，负数的补码等于反码加一。这个"加一"看起来简单，效果却非常漂亮：它把-0的那个编码"挤"掉了，让8位能表示的范围从-127到+127变成了-128到+127，多表示了一个数。更重要的是，补码让减法彻底变成了加法——A减去B，直接算A加上B的补码就行，符号位一起参与运算，不需要任何特殊处理。记忆技巧：求负数的补码，从右往左找到第一个1，这个1和它右边的0都不动，左边的所有位全部取反。比如-6的8位补码：6是00000110，从右往左第一个1在倒数第二位，保留这个1和右边的0，左边取反得到11111010。这个方法比"取反加一"快得多，考场上能省不少时间。考试里最常见的考法是给你一个十进制数，让你写出它的补码，或者反过来给你一个补码让你还原成十进制。还有一种进阶考法是补码的符号扩展：把一个8位补码扩展成16位，正数高位补0，负数高位补1。这个点在涉及数据类型转换的题目里经常出现。2.2 浮点数的表示与IEEE 754的考试套路浮点数在考试里的出现频率比定点数低，但一旦出现就是送分题或者送命题。送分的情况是考你IEEE 754的基本结构：符号位1位、阶码8位（用移码表示）、尾数23位（用原码表示，且隐含最高位的1）。送命的情况是考你阶码的偏移量到底是多少、隐含位什么时候加什么时候不加。我用一个具体例子把整个流程走一遍。把十进制数-12.5转成IEEE 754单精度格式：第一步，转成二进制：12.5 = 1100.1。第二步，规格化：把小数点移到第一个1后面，得到1.1001乘以2的3次方。第三步，确定符号位：负数为1。第四步，算阶码：指数是3，移码的偏移量是127，所以阶码 = 3 + 127 = 130，转成二进制是10000010。第五步，确定尾数：规格化后小数点后面的部分是1001，补足23位得到10010000000000000000000。拼起来就是：1 10000010 10010000000000000000000。注意：阶码用移码而不是补码，原因是移码做比较运算更方便——移码的无符号比较结果和带符号比较结果一致，硬件实现更简单。这个"为什么"考试不考，但理解了能帮你记住偏移量是127而不是128。浮点数这块还有一个常考的对比：单精度和双精度的区别。单精度是1+8+23，双精度是1+11+52。双精度的阶码偏移量是1023。考试有时候会给你一个双精度的十六进制表示让你解析，套路和单精度完全一样，只是位数变了。2.3 校验码：奇偶校验、海明码和CRC的分工校验码这一块，三种码各有各的适用场景，考试喜欢考它们的区别和计算。奇偶校验最简单，就是在数据后面加一位，使得整个编码中1的个数是奇数（奇校验）或偶数（偶校验）。它能检测出奇数个位出错，但检测不出偶数个位出错，而且完全不能纠错。考试一般就考你"能不能检错""能不能纠错"这两个判断。海明码是考试的重点。它的核心思想是在数据的特定位置插入校验位，每个校验位负责校验一组特定的数据位。校验位的位置是2的幂次方：第1、2、4、8、16位。每个数据位的位置编号可以拆成若干个校验位位置的和，它就被那几个校验位共同校验。举个例子，8位数据需要几位校验位？公式是2的k次方大于等于n+k+1，其中n是数据位数，k是校验位数。n=8时，k=4，因为2的4次方=16，8+4+1=13，16大于等于13。所以8位数据需要4位校验位，总共12位。海明码的纠错能力是检二纠一：可以检测出两位错误，或者纠正一位错误。考试经常考这个结论，以及校验位位数的计算。CRC码（循环冗余校验）在考试里主要考概念：它是用多项式除法产生的，检错能力强，但同样不能纠错。CRC在通信和存储领域用得非常多，考试有时候会结合"数据传输"的场景来考你选哪种校验方式。校验方式检错能力纠错能力典型应用场景奇偶校验奇数位错误无简单数据传输海明码两位错误一位错误内存校验CRC码多位错误无网络通信、磁盘存储3. 存储体系：从寄存器到硬盘的速度阶梯3.1 存储器的层次结构为什么长这样计算机的存储体系是一个金字塔：越往上速度越快、容量越小、价格越贵；越往下速度越慢、容量越大、价格越便宜。这个结构不是人为设计的，而是被物理规律逼出来的——速度快的存储介质（比如SRAM）成本高、集成度低，速度慢的介质（比如磁盘）成本低、容量大。如果全部用最快的，机器贵得没人买得起；如果全部用最慢的，机器慢得没法用。所以只能分层，用Cache把常用的数据放在离CPU近的地方。这个层次结构里，考试最关注的是Cache和主存之间的交互。Cache的存在基于一个叫"局部性原理"的假设：程序在一段时间内倾向于访问同一块内存区域（空间局部性），以及重复访问同一块内存区域（时间局部性）。因为有了局部性，把最近用过的数据放在Cache里，下次访问就能直接命中，不用去慢速的主存里取。3.2 Cache命中率与平均访问时间的计算这是硬件部分最高频的计算题，没有之一。公式本身不复杂，但考试喜欢在细节上做文章。基本公式是：平均访问时间 = 命中率 × Cache访问时间 + 未命中率 × 主存访问时间。但这里有个坑：有些题目里，未命中时的访问时间不是单纯的主存访问时间，而是"先访问Cache发现没命中，再去访问主存"的总时间，也就是Cache访问时间加上主存访问时间。这两种理解会导致完全不同的答案。我拿一道典型题来说明。假设Cache访问时间是1ns，主存访问时间是10ns，命中率是95%。如果按第一种理解：平均时间 = 0.95×1 + 0.05×10 = 0.95 + 0.5 = 1.45ns。如果按第二种理解：平均时间 = 0.95×1 + 0.05×(1+10) = 0.95 + 0.55 = 1.5ns。做题时一定要看清楚题目怎么描述未命中的过程。如果题目说"未命中时需要访问主存"，通常指的是第二种；如果说"未命中时直接访问主存"，可能是第一种。这个细节每年都能坑掉一批人。还有一种进阶考法是多级Cache。比如L1和L2两级Cache，L1命中率90%，L2命中率80%（在L1未命中的情况下）。这时候的计算要分步：先算L1未命中的概率是10%，这10%里又有80%在L2命中，所以L2的全局命中率是10%×80%=8%，剩下2%才去访问主存。平均时间 = 0.9×L1时间 + 0.08×L2时间 + 0.02×主存时间。3.3 主存容量计算与地址编址主存容量的计算题通常和地址总线、数据总线结合在一起考。核心关系是：存储容量 = 存储单元个数 × 每个存储单元的位数。如果题目告诉你地址总线是20位，数据总线是8位，那么存储单元个数是2的20次方，每个单元8位，总容量就是2的20次方×8位 = 1M×8位 = 1MB。这里有个容易混淆的点：按字节编址和按字编址。按字节编址时，每个地址对应一个字节（8位）；按字编址时，每个地址对应一个字（字长可能是16位、32位等）。如果题目说"按字编址，字长为32位，地址总线24位"，那么容量 = 2的24次方×32位 = 16M×32位 = 64MB。考试还喜欢考内存芯片的扩展。比如用若干片小容量芯片拼成大容量内存，需要多少片。这个计算分两步：先看位扩展（数据位数不够，需要并联），再看字扩展（存储单元个数不够，需要串联）。比如用1K×4位的芯片组成4K×8位的内存，需要(4K/1K)×(8/4) = 4×2 = 8片。4. 指令系统与流水线：CPU内部的装配线4.1 指令的格式与寻址方式一条指令通常由操作码和操作数两部分组成。操作码告诉CPU要做什么（加、减、跳转等），操作数告诉CPU对谁做。操作码的位数决定了指令的种类数：如果操作码有4位，最多支持16种指令。寻址方式是考试的高频考点，核心是搞清楚"操作数在哪里"。常见的寻址方式有：立即寻址：操作数直接写在指令里，取指令的时候顺便就取到了，速度最快，但操作数大小受指令长度限制。直接寻址：指令里给的是操作数的内存地址，需要再访问一次内存才能拿到操作数。间接寻址：指令里给的是一个地址，这个地址里存的才是操作数的地址，需要访问两次内存。寄存器寻址：操作数在寄存器里，不需要访问内存，速度快。寄存器间接寻址：指令里给的是寄存器编号，寄存器里存的是操作数的内存地址，需要访问一次内存。考试常考的是"哪种寻址方式需要访问几次内存"。记住一个规律：操作数在指令里（立即寻址）是0次，操作数在寄存器里（寄存器寻址）是0次，操作数在内存里（直接寻址）是1次，操作数的地址在内存里（间接寻址）是2次。4.2 流水线的基本原理与执行时间计算流水线的思想来自工厂的装配线：把一条指令的执行拆成多个阶段，每个阶段由独立的硬件负责，不同指令的不同阶段可以重叠执行。这样虽然单条指令的执行时间没变，但整体的吞吐率提高了。经典的流水线分五个阶段：取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回（WB）。在理想情况下，每个时钟周期都有一条指令完成，流水线的吞吐率是每个周期一条指令。流水线的执行时间计算公式是：第一条指令的完整执行时间 + (指令条数 - 1) × 流水线周期。其中流水线周期是所有阶段中耗时最长的那个阶段的时间。举个例子：某流水线分4个阶段，各阶段时间分别是2ns、3ns、2ns、1ns，执行100条指令。流水线周期取最大值3ns。第一条指令需要2+3+2+1=8ns，剩下的99条每条需要一个周期3ns，总时间 = 8 + 99×3 = 305ns。如果不使用流水线，每条指令都需要8ns，100条就是800ns。加速比 = 800/305 ≈ 2.62。这里有个关键点：流水线的加速比有上限，上限等于流水线的级数。因为理想情况下，流水线的吞吐率是串行的k倍（k是级数），但实际中由于各阶段时间不均衡、存在数据冲突等原因，加速比会低于k。考试如果问你"加速比能否超过流水线级数"，答案是不能。4.3 流水线的冲突与冒险流水线不是完美的，它会遇到三种冲突：结构冲突是指多条指令同时争用同一个硬件资源。比如取指阶段和访存阶段都要访问内存，如果只有一个内存端口，就会冲突。解决办法是增加硬件资源，比如分开的指令Cache和数据Cache。数据冲突是指后面的指令需要用到前面指令还没写回的结果。比如指令A要算R1+R2存到R3，指令B紧接着要用R3。解决办法有 forwarding（旁路）技术，把计算结果直接传给下一条指令，不用等写回；或者插入气泡（stall），让流水线等一等。控制冲突是指遇到跳转指令时，流水线不知道下一条该取哪条指令。解决办法有分支预测，猜一个方向先取着，猜错了再回滚。考试里数据冲突考得最多，通常给你一段指令序列，问你哪里会发生冲突、需要插入几个气泡。判断方法是看相邻指令之间有没有"写后读"的关系。5. 总线与I/O系统：数据的高速公路与出入口5.1 总线带宽的计算总线是连接CPU、内存、外设的公共通道。总线的性能指标主要有两个：宽度和频率。宽度是指一次能传多少位数据，频率是指每秒能传多少次。总线带宽的计算公式是：带宽 = 总线宽度 × 总线频率 / 8（除以8是把位转换成字节）。比如总线宽度32位，频率100MHz，带宽 = 32×100M/8 = 400MB/s。考试有时候会考总线复用：地址线和数据线共用一组线，先传地址再传数据。这样做的好处是减少引脚数，降低成本，缺点是降低了传输效率，因为地址和数据不能同时传。还有一种考法是总线的仲裁：多个设备同时请求使用总线时，怎么决定谁先用。常见的仲裁方式有链式查询、计数器定时查询、独立请求。链式查询最简单但优先级固定，离控制器近的设备优先级高；独立请求最灵活但需要的线最多。5.2 I/O控制方式的演进I/O控制方式经历了从"CPU全程参与"到"CPU几乎不参与"的演进，考试喜欢考这几种方式的区别。程序查询方式：CPU不断查询外设的状态，直到外设准备好才进行数据传输。这种方式CPU利用率极低，因为大部分时间都在空转等待。中断方式：外设准备好之后主动通知CPU，CPU暂停当前程序去处理数据传输。这种方式比查询方式效率高，但每次数据传输都需要CPU介入，对于大量数据传输来说开销还是太大。DMA方式：直接内存访问，由一个专门的DMA控制器负责数据搬运，CPU只需要在开始的时候告诉DMA"从哪搬到哪、搬多少"，然后就可以去干别的事了。DMA搬完之后发一个中断通知CPU。这种方式适合大量数据的快速传输，比如磁盘读写。通道方式：比DMA更高级，通道本身就是一个小的处理器，可以执行通道程序，控制多台外设。这种方式在大中型机里用得多，软件设计师考试里一般只考概念。I/O方式CPU参与程度适用场景数据传输单位程序查询全程参与简单外设字节/字中断每次传输都参与键盘、鼠标字节/字DMA仅开始和结束参与磁盘、网卡数据块通道几乎不参与大型机多外设一组数据块5.3 中断处理的全过程中断是考试的重点，尤其是中断响应的时间点和中断处理的步骤。中断响应的时机是一条指令执行完毕之后，而不是在指令执行过程中。这是因为指令执行到一半被打断的话，现场很难保存和恢复。所以CPU会在每条指令结束时检查有没有中断请求，有的话就响应。中断处理的完整步骤是：保护现场（把当前程序的断点和寄存器内容压栈）、识别中断源（找到是哪个设备发出的中断）、执行中断服务程序、恢复现场、返回断点。考试常考的一个细节是中断屏蔽：高优先级的中断可以屏蔽低优先级的中断，但低优先级不能屏蔽高优先级。还有中断嵌套：高优先级的中断可以打断正在执行的低优先级中断服务程序。有个容易混淆的点：中断和异常不是一回事。中断是外部事件引起的（比如键盘按下），异常是内部事件引起的（比如除零、缺页）。考试有时候会用"内部中断"和"外部中断"来区分，内部中断就是异常。6. 备考实操：我是怎么把这一章从弱项变成送分题的6.1 建立知识框架比刷题更重要我一开始备考的时候，上来就刷题，结果发现硬件部分的题目错得五花八门：有时候是公式记混了，有时候是概念理解偏了，有时候是题目里的某个词没注意到。后来我停下来，花了一个下午把这一章的框架画了一遍：数据表示、存储体系、指令系统、流水线、总线、I/O，六大块，每块下面列出核心概念和公式。画完之后再刷题，正确率明显上来了。框架的作用是让你知道"这道题考的是哪一块"，然后从那一块的知识库里调取对应的公式和方法。没有框架的话，每道题都是新的，刷再多也形不成积累。6.2 计算题要动手算，不能只看硬件部分的计算题，看答案觉得"哦，原来是这样"，和自己动手算一遍，完全是两回事。我踩过的坑是：看答案的时候觉得流水线周期取最大值这个规则很简单，结果做题的时候遇到各阶段时间有零有整的，一紧张就取错了。我的建议是：每类计算题至少动手算十道，算到不用想就能写出公式为止。尤其是Cache命中率、流水线执行时间、总线带宽、主存容量这四类，几乎每年都考，必须练到条件反射。6.3 易混淆概念要对比着记硬件部分有很多成对出现的概念，单独记很容易混，对比着记就清楚多了。比如：原码 vs 补码：原码直观但有正负零，补码统一但需要转换Cache vs 内存：Cache快但小且贵，内存慢但大且便宜中断 vs DMA：中断每次传输都要CPU参与，DMA只在开始和结束参与流水线周期 vs 指令执行时间：周期取最慢阶段，执行时间是各阶段之和我当时的做法是拿一张A4纸，左边写概念A，右边写概念B，中间写区别。考前翻一遍，比翻教材快得多。6.4 考试当天的做题策略硬件部分的题目在试卷里通常是前几道，这时候脑子最清醒，适合做计算题。我的策略是：先扫一遍所有硬件题，把纯概念题（比如"以下哪种寻址方式需要访问内存两次"）快速做掉，把计算题标记出来，等概念题做完再集中算。这样避免在一道计算题上卡太久，影响后面的节奏。还有一点：硬件部分的题目，如果算了两次答案不一样，不要慌，回去检查单位有没有统一（ns和μs、MB和Mb），检查公式有没有用错（命中率有没有搞反），检查题目有没有额外的条件（比如"不考虑Cache访问时间"）。大部分错误都是这些细节引起的。6.5 这一章值得投入多少时间我的判断是：硬件基础这一章，投入总备考时间的10%到15%比较合理。它不像数据结构那样需要大量练习，也不像操作系统那样概念繁多，它的知识点是有限的、封闭的，把框架建起来、把公式练熟、把易混点对比清楚，就能拿到大部分分数。如果你时间紧张，优先保证这几块：补码转换、Cache命中率计算、流水线执行时间计算、总线带宽计算。这四块几乎每年都考，而且题型固定，投入产出比最高。海明码、CRC、中断嵌套这些，考的频率稍低，但概念不难，考前过一遍就行。最后说一个我自己的体会：硬件基础这一章，学的时候觉得枯燥，但学完之后回头看，它其实是整个软件设计师知识体系里最"实在"的一块。你写的每一行代码，最终都要变成指令在CPU里跑，都要经过Cache和内存，都要通过总线跟外设交互。理解了这些，你对程序性能的理解会完全不一样——你知道为什么数组遍历比链表快（空间局部性好，Cache命中率高），你知道为什么减少函数调用能提速（减少流水线冲突），你知道为什么批量读写比逐条读写快（DMA vs 中断）。这些直觉，是光看软件层面的书得不到的。