做硬件有些年头的人应该都有体会，信号速率一旦越过25Gbps这道坎，整条链路的设计思路就得换一遍。这个标题看着像教材目录，实际上就是我这几年被问得最多的一类问题：为什么到了28Gbps，走线一长眼图就糊了？为什么别人能用普通板材跑满32G，你的板子连28G都收不下？无源互连里到底是谁在损耗信号，又有什么结构能既满足性能、又不让BOM成本爆炸？这篇文章我把损耗机制拆开揉碎，再给几条高性价比的结构设计路子，都是项目里实际验证过的做法，适合信号完整性工程师、硬件设计师、PCB layout工程师，以及被高速信号折磨的项目经理们参考。先说清楚什么是“无源互连”。从一颗芯片的封装焊球开始，到另一颗芯片接收焊盘为止，中间所有不带放大功能的物理媒体都算无源互连，包括封装基板走线、PCB走线、过孔、连接器焊杯、连接器内部金属簧片、线缆、背板金手指等等。它没法主动增益，最多只能做到“少损耗”，所以高速信号能不能跑起来，很大程度上取决于这段物理通道设计得好不好。到了28Gbps这个档位，问题尤其突出，因为信号的奈奎斯特频率已经推到14GHz以上，谐波分量甚至要看到几十GHz，普通的“拉高驱动电流”“加个buffer”这类招数已经失灵，唯一的出路就是让通道本身足够干净。1. 损耗机制拆解：信号是怎么一步步被“吃掉”的很多刚接触高速设计的人有个误区，以为损耗就是“线长了信号衰减”，然后拼命选低Df板材。实际上，无源通道里的损耗是好几类机制叠加出来的，而且在不同频段主导因素完全不同。搞不清楚这一点，很容易花了高价钱买顶级材料，结果收益甚微。我把损耗分成四类来讲：导体损耗、介质损耗、反射谐振、串扰偏斜。1.1 导体损耗：趋肤效应和表面粗糙度是“隐形杀手”导体损耗在低频段并不突出，但随着频率升高会快速恶化，原因就是趋肤效应。电流不是均匀分布在导线截面上的，频率越高，电流越是往导体表面挤。趋肤深度的经典计算式是：δ = √(ρ / (π · f · μ))其中ρ是铜的电阻率，约1.7×10⁻⁸ Ω·m，μ是铜的磁导率，约4π×10⁻⁷ H/m。把数字代进去算一下：在1GHz时，趋肤深度大约是2.1μm；到了10GHz，趋肤深度只剩下大约0.65μm。换句话说，28Gbps信号的频率成分很多落在10GHz以上，真正参与导电的只有铜箔表面薄薄的一层。这时候铜箔表面的粗糙度就变得非常要命。如果铜箔表面粗糙度Rz是7~9μm，而趋肤深度只有0.65μm，那电流就等于在一个“坑坑洼洼的石头路”上跑，实际路径变长，损耗急剧增加。工程上，这种额外损耗可以达到理论光滑表面损耗的好几倍。所以高速板材厂商拼命推RTF、VLP、HVLP这些低粗糙度铜箔，不是没道理的，都是为了减少导体表面的“石头路效应”。但这里有个高性价比的权衡点：不是所有层都需要低粗糙度铜箔。只有高速信号层才需要，地平面、电源层、低速控制线完全可以用普通铜箔。混压叠层里把高速层单独指定低粗糙度铜箔，整体成本可控，性能却能拉上去一截。这是我个人强烈推荐的做法。1.2 介质损耗：频率越高，材料越像“漏电的电容器”介质损耗的物理本质是极化的滞后效应。电场变化时，介质分子来不及完全响应，一部分能量以热量形式耗散，宏观上表现为损耗角正切Df。介质损耗的衰减系数可以近似写为：α_d ∝ π · f · tanδ · √εr关键点在于，介质损耗和频率f近似成正比，而导体损耗只和频率的平方根成正比。所以频率一旦上去，介质损耗很快就压过导体损耗，成为通道损耗的主导项。普通FR4的Df在1GHz下大概0.018~0.022，看着好像不大，但到了10GHz以上，实际值会涨到0.025甚至更高。再加上很多普通FR4的玻璃布和树脂区域介电常数不一致，导致一根看似均匀的走线，实际阻抗沿着长度方向周期波动，这种波动在高频下会产生额外的反射损耗。这解释了为什么有些标称Df不高的材料，实际跑起高速来眼图反而不如预期。表里面我列了一下我常用的材料等级参考，注意Df值都是“同频率下对比”，不同厂商、不同测试方法会有差异，但量级关系不会变：材料等级Dk参考值Df参考值(10GHz附近)相对价格参考典型用途普通FR44.2~4.50.020~0.0301x低速、短距离高速改良FR44.0~4.30.010~0.0151.5~2x中短距离28G低损耗材料3.5~3.80.004~0.0063~5x长距离背板、56G超低损耗材料3.0~3.50.0015~0.0038~10x超长距离、112G很多人在这一步容易“交智商税”，动不动就上超低损耗材料。实际上，如果链路总长度不超过某个阈值，改良FR4甚至普通FR4完全够用，后面我会详细讲怎么通过损耗预算来打表。1.3 反射与谐振：对自己信号的“自我干扰”反射损耗很多时候比导体损耗和介质损耗更隐蔽，因为它是“频率选择性”的，可能只在某几个频点剧烈恶化，平时看起来正常。任何阻抗偏离目标值的点都会产生反射，反射波叠加到入射波上，就形成了S参数曲线上那些“毛刺”和“坑”。最典型的反射源是过孔stub。做过孔的信号换层时，从当前层到目标层之间有一段没有连接的过孔筒，这段悬空导体就是一个开路短截线。它的谐振频率可以近似为：f_res ≈ c / (4 · L_stub · √εr)我随手举个例子：如果过孔stub长度是100mil，即2.54mm，εr取4，那么：f_res ≈ 3×10⁸ / (4 × 2.54×10⁻³ × 2) ≈ 14.8GHz14.8GHz正好落在28Gbps信号的奈奎斯特频率附近，这就会出现S21曲线在十几GHz的位置突然往下掉一个大坑，眼图自然闭合。很多时候工程师辛辛苦苦换了低损耗材料，结果眼图还是不好，一查是过孔stub没处理，这就属于典型的“木桶效应”。除了过孔stub，连接器内部的引脚、焊盘、直角转弯、回流路径不完整都会产生反射。特别是连接器区域，一旦参考平面被挖空或者地孔不够密集，回流路径被拉长，等效电感增大，高频性能立刻劣化。这些不连续点叠加起来，造成的损耗甚至能超过同等长度的走线损耗。1.4 串扰与偏斜：相邻链路的“互相拉扯”到了28Gbps，串扰的“杀伤力”开始显现。近端串扰在微带线结构中尤为严重，而远端串扰则随着耦合长度不断累积，在微带线中表现为一条随时间推进的噪声尾巴。差分线虽然有共模抑制能力，但一旦存在对内偏斜，一部分差分信号就会转成共模信号，串扰问题迅速放大。玻纤编织效应造成的对内偏斜值得单独拎出来讲。普通FR4玻璃布的内部纱线编得并不均匀，同一根差分线的正极和负极如果走过了不同介电常数的小区域，两边的传播速度就会不一样，到达接收端的时间差越来越大。28Gbps下哪怕几十ps的偏斜都可能让眼图明显变差。解决办法一是选扁平玻璃布材料，二是在布线时让长距离平行走线与玻纤方向倾斜一定角度，三是严格等长补偿并控制绕弯处的间距。2. 高性价比结构设计：选材料与拓扑的“组合拳”搞清损耗机制之后，重点就变成了“怎么花最少的钱，达到最高的性能”。我见过的项目里，最浪费的做法就是一上来就把所有层都换成顶级材料，结果瓶颈根本不在这。高性价比的核心顺序是：优先消除结构不连续，其次选对材料等级，最后才用特殊结构去补。2.1 先用损耗预算给板材定级，别一上来就上顶级材料我在每个高速项目启动时都会先做一张损耗预算表，把整个链路的损耗分项列出来。链路无源部分的允许损耗通常由协议决定，比如PCIe这类协议对通道插损有明确限制，实际项目一般控制在20~30dB之间，具体看协议和系统裕量。我拿一个典型例子来算：背板链路，芯片到芯片的总长度是24英寸，连接器两端各1个，中间还有4个过孔。连接器每个算0.8dB，过孔每个算0.3dB，加起来就是0.8×2+0.3×4=2.8dB。芯片封装引脚和焊球再算1.5dB。如果设计目标是不超过18dB，那留给走线的额度就是18-2.8-1.5=13.7dB。24英寸走线要控制在13.7dB以内，单位长度损耗就要低于约0.57dB/inch。这个指标普通FR4在10GHz附近很难做到，低损耗材料则可以轻松胜任。反过来，如果链路长度只有8英寸，留给走线的额度很宽裕，普通FR4也在预算范围内，那就没必要为了“保险”去用低损耗材料。这个表一列出来，选材逻辑就非常清楚了。实际操作中，我一般会把预算拆到每一段：子卡走线、连接器、背板走线、过孔、封装，分别列一张表，并且保留至少2~3dB裕量给温升和批次差异。材料选型从来不是“越贵越好”，而是“够用且有余量”。2.2 过孔stub怎么消灭：背钻的取舍与盲埋孔的利弊处理过孔stub的最直接手段是背钻，就是把不需要的过孔段从背面钻掉。背钻的深度要控制得很小心，不能钻到信号孔壁本身，所以一般会留2~3mil的安全余量，最终stub长度尽量控制在5mil以下。以5mil stub为例，同样按上面的谐振公式估算：f_res ≈ 3×10⁸ / (4 × 5×10⁻³ × 2) ≈ 7.5GHz？等一下，这里我用错了单位，5mil等于0.127mm，代入后：f_res ≈ 3×10⁸ / (4 × 0.127×10⁻³ × 2) ≈ 295GHz这个频率远远超出实际信号带宽，所以5mil以下的stub造成的谐振影响可以忽略不计。这正是背钻的目的：把stub谐振频率推到信号带宽之外。背钻的成本会增加，而且不是所有过孔都需要背钻。判断依据就是stub长度对应的谐振频率，如果这个频率高于信号奈奎斯特频率的1.5倍以上，不背钻问题也不大。比如短stub换层在薄板上可能只有20mil（0.51mm），谐振频率大约是74GHz，对于28G信号来说完全不需要背钻。盲埋孔则是另一个思路，通过把信号换层做成盲孔来彻底避免stub，但盲埋孔的加工工序多、成本贵，而且在压合多次后对位公差会累积。我见过一些项目为了追求“绝对高性能”疯狂使用盲埋孔，结果成本翻了将近一倍，性能提升却非常有限。我的建议是：能背钻解决的优先背钻，盲埋孔只用在背钻无法处理的区域，比如BGA扇出正下方。2.3 走线拓扑与叠层策略：把信号放在“舒服”的位置走线层的位置对损耗影响很大。外层微带线有一部分场在空气中，等效的介质损耗比带状线低，但微带线缺乏参考平面包裹，串扰干扰更大，而且表面涂覆层（阻焊油墨）本身也有损耗。带状线被两个参考平面夹住，屏蔽好、串扰小，但场完全浸在介质里，介质损耗相对高。折中的做法是把最关键的几条高速差分线放在离连接器最近的带状线层，同时保持完整的参考平面。对内间距尽量拉开，线宽线距通过阻抗计算工具确定，推荐目标100Ω差分阻抗时，常见叠层下线宽/线距大概在4.5/5.5mil附近，但一定要以实际叠层参数为准。叠层的另一个关键策略是“高速外层化”。把高速信号层放在靠近压接面的外侧，可以缩短过孔穿过层数，也就天然减少了stub长度。很多背板设计中，高速信号层就在表层或者L2层，就是为了让过孔不要穿透太多层。配合背钻，效果更好。3. 创新型结构：从“硬扛损耗”到“主动改善”传统的设计思路是用更好的材料去硬扛损耗，但材料等级上去了价格也上去了。所谓创新结构，本质上是“用巧劲”：通过改变电磁场分布、减少不连续、甚至引入补偿结构，用常规材料实现更高速率。这部分才是真正拉开设计水平差距的地方。3.1 过孔过渡区的感性补偿：用“多余的电感”对冲“多余的电容”过孔在PCB上的表现其实是个很讨厌的寄生参数组合。过孔焊盘、反焊盘与走线之间会形成寄生电容，而过孔本身有一个细长的导体筒，引入了寄生电感。寄生电容会让高频信号短路到地，寄生电感则会让高频信号表现为阻抗升高，两者在某个频率点上可能正好抵消，但前提是设计得当。工程上常用的一种补偿方式是在过孔焊盘两侧做“挖空”处理，也就是增大反焊盘的尺寸，降低寄生电容。但电容减过头了，过孔看起来又呈感性。更精细的做法是在过孔附近把连接线“收窄”一小段，人为增加一点感性，用于对冲焊盘带来的容性不连续。这个方法的成本几乎为零，只改铜箔形状，但能把过孔过渡区的S11往下压好几个dB。我做过一个实验记录：同一块板子，换层过孔不做补偿时，S11在14GHz处约-15dB；把连接线收窄0.5mil并调整反焊盘后，S11降到-22dB左右，眼图高度明显改善。这类微调只能在仿真阶段完成，靠手搓是搓不出来的，所以高速设计一定要有仿真工具配合。3.2 空气介质与“挖空”结构：让电磁场走“免费的高速公路”空气的Dk约等于1，Df约等于0，是所有介质里最理想的。如果能把信号附近的介质换成空气，损耗会大幅下降。这个概念不是什么黑科技，但实践中很多人没用好。一种常见做法是在连接器内部做空气槽。高速连接器端子周围如果包裹了普通塑料外壳，介质损耗就比较高；把某些区域挖空，让差分端子的电磁场更多暴露在空气中，插损能明显改善。这也是为什么很多高端连接器看起来“镂空”很多，不只是为了减重，而是为了用空气介质替代塑料介质。PCB上也能用到类似思路。背板连接器附近的PCB焊盘区，如果空间允许，可以把地平面上的铜挖开，减少平面的寄生电容效应。不过挖空要非常小心，挖多了会破坏回流路径，反而增大电感。一般来说，这种“空气腔”结构更多出现在连接器设计环节，PCB端只是在焊盘和反焊盘上做文章。3.3 混压叠层：低损耗材料只在“刀刃”上使用混压是我最推荐的高性价比结构。简单说，就是整板用普通FR4作为结构主体，只在高速信号密集的局部层压入低损耗材料。这也是很多系统中子卡和背板的通行做法。混压的关键是材料兼容性。不同材料的Dk如果差得太大，阻抗控制会很痛苦，因为走线宽度和参考平面的距离计算会变得不连续。工程上一般会选择Dk比较接近的一组材料，比如Dk在3.5~4.0范围内的低损耗材料和改良FR4搭配，这样整板的阻抗设计可以沿用同一套叠层参数。需要注意的是半固化片的兼容性。混压板的压合温度、流胶特性、热膨胀系数都要匹配，否则压合次数一多容易分层、翘曲。另一个坑是不同材料的吸湿率差异，吸湿会明显恶化Df，导致整板性能随环境湿度波动。我遇到过一批混压板，出厂测试全部通过，放了两周后再测眼图发现明显变差，最后定位就是吸湿问题。所以混压设计一定要选低吸湿的材料组合，并且生产后尽快完成封装测试。4. 设计实例：一条完整28Gbps链路的实操记录光讲理论容易飘，我拿一个实际做过的高速互连项目来讲操作过程。项目背景是一个交换机用的背板系统，芯片到芯片链路速率定在28Gbps NRZ，链路总长度约22英寸，要求量产良率达到行业平均水平。整体方案是“子卡+背板+子卡”的三段式结构，子卡到背板之间用高速连接器对接。4.1 第一步：链路损耗预算打表我把链路拆成了若干段，每一段单独估算损耗，然后和协议允许的插损上限对比。实际链路包括两端芯片封装各1.5dB、两个连接器各1.0dB、6个过孔各0.3dB、子卡走线总共6英寸、背板走线总共12英寸。连接器和过孔等固定损耗合计约1.5×2+1.0×2+0.3×6=6.8dB。设计目标上限是18dB，留给走线的额度就是11.2dB。子卡走线6英寸，背板走线12英寸，总共18英寸走线。如果走线平均损耗做到0.6dB/inch，走线总损耗就是10.8dB，加上固定损耗6.8dB，总共17.6dB，勉强在预算内。为了留裕量，我把目标压到单位走线损耗0.5dB/inch，这就意味着背板材料至少要低损耗等级，子卡用改良FR4也能凑合。这样最终选了“子卡改良FR4+背板低损耗材料”的混压组合，成本比整板低损耗材料省了大概三成。4.2 第二步：过孔与背钻的精确设计这个系统背板厚度比较厚，过孔穿透层数多，stub问题是主要风险。我先用仿真软件提取了过孔的S参数，发现未背钻时在15GHz附近有一个明显的谐振坑，深度超过5dB，直接威胁信号质量。决定所有高速过孔全部背钻，并控制背钻后stub长度在5mil以内。为了验证背钻效果，我做了对比仿真：不背钻时，过孔在15GHz处损耗约2.8dB；背钻后同一过孔在相同频率下损耗降到0.8dB，改善将近2dB。这个改善比换更高等级材料带来的收益还要大，但成本却低得多。六颗过孔加起来的改善超过10dB，直接把整个链路的裕量拉了回来。4.3 第三步：layout走线和串扰控制走线层面，我强制要求所有28G差分线走在带状线层，两侧各留至少60mil的隔离地，差分对内线间距严格按叠层阻抗要求，不走长距离绕弯补偿等长。等长补偿采用“锯齿形”绕弯，且绕弯区与邻近走线保持足够间距，避免耦合噪声。玻纤效应这里也做了处理。因为子卡用的改良FR4仍然是传统玻璃布，我让layout工程师在布线时将所有长距离平行走线方向旋转了10度左右，避开玻纤束最规整的方向。这个细节虽然没有直观的仿真数据支撑，但量产批次的一致性确实更好，眼图裕量也更稳定。4.4 第四步：仿真验证与裕量评估整个链路建立仿真模型后，我提取S参数并跑了28Gbps PRBS31码型的眼图。第一次仿真结果眼图高度只有设计要求的70%，明显不够。逐项排查发现是子卡边连接器区域的地孔密度不足，导致连接器焊区回流路径太长。我在连接器周围增加了两排地孔，仿真眼图高度迅速提升到85%以上。这里要特别提醒一点：仿真提取S参数时，不要只看总的插损S21曲线，还要看S11回波损耗和远端串扰。很多时候单看插损是满足的，但回波损耗或串扰超标会让眼图质量大打折扣。最终方案中S11在全频段低于-15dB，串扰低于-30dB，满足了设计规范。4.5 第五步：实测结果与对比板子回来后我第一时间用矢量网络分析仪测了链路的S参数。实测S21和仿真结果吻合度不错，差异主要在高频段多了0.3~0.5dB，属于正常仿真偏差和材料批次差异。用示波器测真实眼图，28Gbps下眼图高度达到设计要求的95%左右，裕量充足。量产阶段我抽取了三批板子测试，眼图参数波动很小。相比之前某个项目直接全部用低损耗材料但过孔stub没处理的项目，这套“普通材料+优化结构”的方案性能反而更好，成本还低了，算是我这几年做得比较满意的案例之一。5. 常见问题与排查技巧实录高速互连设计里踩过的坑太多，我把最典型的几个问题列成一个速查表，方便大家排查时有个抓手：故障现象典型原因排查手法解决对策眼图高度不足、张开度差通道总插损超标逐段测S21，对比损耗预算优化过孔/连接器，必要时升级材料S21曲线上有突然下陷的“坑”过孔stub谐振或连接器内腔体谐振看S21曲线频点，计算stub谐振频率背钻、缩短stub，或更换连接器同一块板子不同通道眼图差异大玻纤效应、走线长度不一致对比不同走线方向的通道倾斜走线、选低玻纤效应材料批量中部分板子性能跳变材料批次差异、压合粗糙度波动换批次验证，和板材供应商沟通增加供应链管控，保留设计裕量温度升高后眼图变差Df随温度升高，吸湿后Df恶化高低温测试，测不同温度下S参数选高Tg低吸湿材料，控制存储环境近端串扰导致噪声叠在眼图上走线间距不够、参考平面不完整测近端串扰强度拉大间距、增加地孔、用带状线回波损耗超标但总插损正常局部阻抗不连续看TDR阻抗曲线调整线宽/过孔补偿结构排查顺序我一般是这样：第一步看S21总插损有没有超预算；第二步看S11回波损耗和TDR有没有明显的阻抗突变；第三步看串扰；最后才考虑均衡和信号处理层面的问题。因为无源互连里，前两类原因占了高速链路问题的大头。还有一个从实际项目里总结的独家经验：在高速连接器附近，很多工程师喜欢把参考平面全部铺铜挖空来减小焊盘寄生电容，但这是个双刃剑。挖空过大，信号回流路径被迫绕行，回流电感增大，反而会造成更大的阻抗不连续。正确做法是“局部挖空+地孔环绕”，让回流路径尽量贴近信号路径。6. 一些实际经验与收尾建议做了这么多高速无源互连项目，我个人的体会是：28Gbps及以上的设计，真正值钱的不是“用什么材料”，而是“怎么把结构做对”。相同预算下，一个背钻充分、走线拓扑合理、连接器区域经过优化的系统，性能往往比“无脑上超低损耗材料但不注意结构细节”的系统高出不少。最后再分享一个小技巧：在设计阶段，提前把损耗预算表发给PCB加工厂和连接器供应商确认，让供应商知道你的裕量要求。很多供应商手里有自己产品的实测S参数数据库，可以帮忙验证你的损耗预算是否合理。别等到投板了才发现选材不合理，那个时候返工的成本要比提前沟通大得多。高速接口的无源互连设计没有银弹，耐心打表、逐段验证、留足裕量，才是真正的“高性价比”之路。
做硬件有些年头的人应该都有体会，信号速率一旦越过25Gbps这道坎，整条链路的设计思路就得换一遍。这个标题看着像教材目录，实际上就是我这几年被问得最多的一类问题：为什么到了28Gbps，走线一长眼图就糊了？为什么别人能用普通板材跑满32G，你的板子连28G都收不下？无源互连里到底是谁在损耗信号，又有什么结构能既满足性能、又不让BOM成本爆炸？这篇文章我把损耗机制拆开揉碎，再给几条高性价比的结构设计路子，都是项目里实际验证过的做法，适合信号完整性工程师、硬件设计师、PCB layout工程师，以及被高速信号折磨的项目经理们参考。先说清楚什么是“无源互连”。从一颗芯片的封装焊球开始，到另一颗芯片接收焊盘为止，中间所有不带放大功能的物理媒体都算无源互连，包括封装基板走线、PCB走线、过孔、连接器焊杯、连接器内部金属簧片、线缆、背板金手指等等。它没法主动增益，最多只能做到“少损耗”，所以高速信号能不能跑起来，很大程度上取决于这段物理通道设计得好不好。到了28Gbps这个档位，问题尤其突出，因为信号的奈奎斯特频率已经推到14GHz以上，谐波分量甚至要看到几十GHz，普通的“拉高驱动电流”“加个buffer”这类招数已经失灵，唯一的出路就是让通道本身足够干净。1. 损耗机制拆解：信号是怎么一步步被“吃掉”的很多刚接触高速设计的人有个误区，以为损耗就是“线长了信号衰减”，然后拼命选低Df板材。实际上，无源通道里的损耗是好几类机制叠加出来的，而且在不同频段主导因素完全不同。搞不清楚这一点，很容易花了高价钱买顶级材料，结果收益甚微。我把损耗分成四类来讲：导体损耗、介质损耗、反射谐振、串扰偏斜。1.1 导体损耗：趋肤效应和表面粗糙度是“隐形杀手”导体损耗在低频段并不突出，但随着频率升高会快速恶化，原因就是趋肤效应。电流不是均匀分布在导线截面上的，频率越高，电流越是往导体表面挤。趋肤深度的经典计算式是：δ = √(ρ / (π · f · μ))其中ρ是铜的电阻率，约1.7×10⁻⁸ Ω·m，μ是铜的磁导率，约4π×10⁻⁷ H/m。把数字代进去算一下：在1GHz时，趋肤深度大约是2.1μm；到了10GHz，趋肤深度只剩下大约0.65μm。换句话说，28Gbps信号的频率成分很多落在10GHz以上，真正参与导电的只有铜箔表面薄薄的一层。这时候铜箔表面的粗糙度就变得非常要命。如果铜箔表面粗糙度Rz是7~9μm，而趋肤深度只有0.65μm，那电流就等于在一个“坑坑洼洼的石头路”上跑，实际路径变长，损耗急剧增加。工程上，这种额外损耗可以达到理论光滑表面损耗的好几倍。所以高速板材厂商拼命推RTF、VLP、HVLP这些低粗糙度铜箔，不是没道理的，都是为了减少导体表面的“石头路效应”。但这里有个高性价比的权衡点：不是所有层都需要低粗糙度铜箔。只有高速信号层才需要，地平面、电源层、低速控制线完全可以用普通铜箔。混压叠层里把高速层单独指定低粗糙度铜箔，整体成本可控，性能却能拉上去一截。这是我个人强烈推荐的做法。1.2 介质损耗：频率越高，材料越像“漏电的电容器”介质损耗的物理本质是极化的滞后效应。电场变化时，介质分子来不及完全响应，一部分能量以热量形式耗散，宏观上表现为损耗角正切Df。介质损耗的衰减系数可以近似写为：α_d ∝ π · f · tanδ · √εr关键点在于，介质损耗和频率f近似成正比，而导体损耗只和频率的平方根成正比。所以频率一旦上去，介质损耗很快就压过导体损耗，成为通道损耗的主导项。普通FR4的Df在1GHz下大概0.018~0.022，看着好像不大，但到了10GHz以上，实际值会涨到0.025甚至更高。再加上很多普通FR4的玻璃布和树脂区域介电常数不一致，导致一根看似均匀的走线，实际阻抗沿着长度方向周期波动，这种波动在高频下会产生额外的反射损耗。这解释了为什么有些标称Df不高的材料，实际跑起高速来眼图反而不如预期。表里面我列了一下我常用的材料等级参考，注意Df值都是“同频率下对比”，不同厂商、不同测试方法会有差异，但量级关系不会变：材料等级Dk参考值Df参考值(10GHz附近)相对价格参考典型用途普通FR44.2~4.50.020~0.0301x低速、短距离高速改良FR44.0~4.30.010~0.0151.5~2x中短距离28G低损耗材料3.5~3.80.004~0.0063~5x长距离背板、56G超低损耗材料3.0~3.50.0015~0.0038~10x超长距离、112G很多人在这一步容易“交智商税”，动不动就上超低损耗材料。实际上，如果链路总长度不超过某个阈值，改良FR4甚至普通FR4完全够用，后面我会详细讲怎么通过损耗预算来打表。1.3 反射与谐振：对自己信号的“自我干扰”反射损耗很多时候比导体损耗和介质损耗更隐蔽，因为它是“频率选择性”的，可能只在某几个频点剧烈恶化，平时看起来正常。任何阻抗偏离目标值的点都会产生反射，反射波叠加到入射波上，就形成了S参数曲线上那些“毛刺”和“坑”。最典型的反射源是过孔stub。做过孔的信号换层时，从当前层到目标层之间有一段没有连接的过孔筒，这段悬空导体就是一个开路短截线。它的谐振频率可以近似为：f_res ≈ c / (4 · L_stub · √εr)我随手举个例子：如果过孔stub长度是100mil，即2.54mm，εr取4，那么：f_res ≈ 3×10⁸ / (4 × 2.54×10⁻³ × 2) ≈ 14.8GHz14.8GHz正好落在28Gbps信号的奈奎斯特频率附近，这就会出现S21曲线在十几GHz的位置突然往下掉一个大坑，眼图自然闭合。很多时候工程师辛辛苦苦换了低损耗材料，结果眼图还是不好，一查是过孔stub没处理，这就属于典型的“木桶效应”。除了过孔stub，连接器内部的引脚、焊盘、直角转弯、回流路径不完整都会产生反射。特别是连接器区域，一旦参考平面被挖空或者地孔不够密集，回流路径被拉长，等效电感增大，高频性能立刻劣化。这些不连续点叠加起来，造成的损耗甚至能超过同等长度的走线损耗。1.4 串扰与偏斜：相邻链路的“互相拉扯”到了28Gbps，串扰的“杀伤力”开始显现。近端串扰在微带线结构中尤为严重，而远端串扰则随着耦合长度不断累积，在微带线中表现为一条随时间推进的噪声尾巴。差分线虽然有共模抑制能力，但一旦存在对内偏斜，一部分差分信号就会转成共模信号，串扰问题迅速放大。玻纤编织效应造成的对内偏斜值得单独拎出来讲。普通FR4玻璃布的内部纱线编得并不均匀，同一根差分线的正极和负极如果走过了不同介电常数的小区域，两边的传播速度就会不一样，到达接收端的时间差越来越大。28Gbps下哪怕几十ps的偏斜都可能让眼图明显变差。解决办法一是选扁平玻璃布材料，二是在布线时让长距离平行走线与玻纤方向倾斜一定角度，三是严格等长补偿并控制绕弯处的间距。2. 高性价比结构设计：选材料与拓扑的“组合拳”搞清损耗机制之后，重点就变成了“怎么花最少的钱，达到最高的性能”。我见过的项目里，最浪费的做法就是一上来就把所有层都换成顶级材料，结果瓶颈根本不在这。高性价比的核心顺序是：优先消除结构不连续，其次选对材料等级，最后才用特殊结构去补。2.1 先用损耗预算给板材定级，别一上来就上顶级材料我在每个高速项目启动时都会先做一张损耗预算表，把整个链路的损耗分项列出来。链路无源部分的允许损耗通常由协议决定，比如PCIe这类协议对通道插损有明确限制，实际项目一般控制在20~30dB之间，具体看协议和系统裕量。我拿一个典型例子来算：背板链路，芯片到芯片的总长度是24英寸，连接器两端各1个，中间还有4个过孔。连接器每个算0.8dB，过孔每个算0.3dB，加起来就是0.8×2+0.3×4=2.8dB。芯片封装引脚和焊球再算1.5dB。如果设计目标是不超过18dB，那留给走线的额度就是18-2.8-1.5=13.7dB。24英寸走线要控制在13.7dB以内，单位长度损耗就要低于约0.57dB/inch。这个指标普通FR4在10GHz附近很难做到，低损耗材料则可以轻松胜任。反过来，如果链路长度只有8英寸，留给走线的额度很宽裕，普通FR4也在预算范围内，那就没必要为了“保险”去用低损耗材料。这个表一列出来，选材逻辑就非常清楚了。实际操作中，我一般会把预算拆到每一段：子卡走线、连接器、背板走线、过孔、封装，分别列一张表，并且保留至少2~3dB裕量给温升和批次差异。材料选型从来不是“越贵越好”，而是“够用且有余量”。2.2 过孔stub怎么消灭：背钻的取舍与盲埋孔的利弊处理过孔stub的最直接手段是背钻，就是把不需要的过孔段从背面钻掉。背钻的深度要控制得很小心，不能钻到信号孔壁本身，所以一般会留2~3mil的安全余量，最终stub长度尽量控制在5mil以下。以5mil stub为例，同样按上面的谐振公式估算：f_res ≈ 3×10⁸ / (4 × 5×10⁻³ × 2) ≈ 7.5GHz？等一下，这里我用错了单位，5mil等于0.127mm，代入后：f_res ≈ 3×10⁸ / (4 × 0.127×10⁻³ × 2) ≈ 295GHz这个频率远远超出实际信号带宽，所以5mil以下的stub造成的谐振影响可以忽略不计。这正是背钻的目的：把stub谐振频率推到信号带宽之外。背钻的成本会增加，而且不是所有过孔都需要背钻。判断依据就是stub长度对应的谐振频率，如果这个频率高于信号奈奎斯特频率的1.5倍以上，不背钻问题也不大。比如短stub换层在薄板上可能只有20mil（0.51mm），谐振频率大约是74GHz，对于28G信号来说完全不需要背钻。盲埋孔则是另一个思路，通过把信号换层做成盲孔来彻底避免stub，但盲埋孔的加工工序多、成本贵，而且在压合多次后对位公差会累积。我见过一些项目为了追求“绝对高性能”疯狂使用盲埋孔，结果成本翻了将近一倍，性能提升却非常有限。我的建议是：能背钻解决的优先背钻，盲埋孔只用在背钻无法处理的区域，比如BGA扇出正下方。2.3 走线拓扑与叠层策略：把信号放在“舒服”的位置走线层的位置对损耗影响很大。外层微带线有一部分场在空气中，等效的介质损耗比带状线低，但微带线缺乏参考平面包裹，串扰干扰更大，而且表面涂覆层（阻焊油墨）本身也有损耗。带状线被两个参考平面夹住，屏蔽好、串扰小，但场完全浸在介质里，介质损耗相对高。折中的做法是把最关键的几条高速差分线放在离连接器最近的带状线层，同时保持完整的参考平面。对内间距尽量拉开，线宽线距通过阻抗计算工具确定，推荐目标100Ω差分阻抗时，常见叠层下线宽/线距大概在4.5/5.5mil附近，但一定要以实际叠层参数为准。叠层的另一个关键策略是“高速外层化”。把高速信号层放在靠近压接面的外侧，可以缩短过孔穿过层数，也就天然减少了stub长度。很多背板设计中，高速信号层就在表层或者L2层，就是为了让过孔不要穿透太多层。配合背钻，效果更好。3. 创新型结构：从“硬扛损耗”到“主动改善”传统的设计思路是用更好的材料去硬扛损耗，但材料等级上去了价格也上去了。所谓创新结构，本质上是“用巧劲”：通过改变电磁场分布、减少不连续、甚至引入补偿结构，用常规材料实现更高速率。这部分才是真正拉开设计水平差距的地方。3.1 过孔过渡区的感性补偿：用“多余的电感”对冲“多余的电容”过孔在PCB上的表现其实是个很讨厌的寄生参数组合。过孔焊盘、反焊盘与走线之间会形成寄生电容，而过孔本身有一个细长的导体筒，引入了寄生电感。寄生电容会让高频信号短路到地，寄生电感则会让高频信号表现为阻抗升高，两者在某个频率点上可能正好抵消，但前提是设计得当。工程上常用的一种补偿方式是在过孔焊盘两侧做“挖空”处理，也就是增大反焊盘的尺寸，降低寄生电容。但电容减过头了，过孔看起来又呈感性。更精细的做法是在过孔附近把连接线“收窄”一小段，人为增加一点感性，用于对冲焊盘带来的容性不连续。这个方法的成本几乎为零，只改铜箔形状，但能把过孔过渡区的S11往下压好几个dB。我做过一个实验记录：同一块板子，换层过孔不做补偿时，S11在14GHz处约-15dB；把连接线收窄0.5mil并调整反焊盘后，S11降到-22dB左右，眼图高度明显改善。这类微调只能在仿真阶段完成，靠手搓是搓不出来的，所以高速设计一定要有仿真工具配合。3.2 空气介质与“挖空”结构：让电磁场走“免费的高速公路”空气的Dk约等于1，Df约等于0，是所有介质里最理想的。如果能把信号附近的介质换成空气，损耗会大幅下降。这个概念不是什么黑科技，但实践中很多人没用好。一种常见做法是在连接器内部做空气槽。高速连接器端子周围如果包裹了普通塑料外壳，介质损耗就比较高；把某些区域挖空，让差分端子的电磁场更多暴露在空气中，插损能明显改善。这也是为什么很多高端连接器看起来“镂空”很多，不只是为了减重，而是为了用空气介质替代塑料介质。PCB上也能用到类似思路。背板连接器附近的PCB焊盘区，如果空间允许，可以把地平面上的铜挖开，减少平面的寄生电容效应。不过挖空要非常小心，挖多了会破坏回流路径，反而增大电感。一般来说，这种“空气腔”结构更多出现在连接器设计环节，PCB端只是在焊盘和反焊盘上做文章。3.3 混压叠层：低损耗材料只在“刀刃”上使用混压是我最推荐的高性价比结构。简单说，就是整板用普通FR4作为结构主体，只在高速信号密集的局部层压入低损耗材料。这也是很多系统中子卡和背板的通行做法。混压的关键是材料兼容性。不同材料的Dk如果差得太大，阻抗控制会很痛苦，因为走线宽度和参考平面的距离计算会变得不连续。工程上一般会选择Dk比较接近的一组材料，比如Dk在3.5~4.0范围内的低损耗材料和改良FR4搭配，这样整板的阻抗设计可以沿用同一套叠层参数。需要注意的是半固化片的兼容性。混压板的压合温度、流胶特性、热膨胀系数都要匹配，否则压合次数一多容易分层、翘曲。另一个坑是不同材料的吸湿率差异，吸湿会明显恶化Df，导致整板性能随环境湿度波动。我遇到过一批混压板，出厂测试全部通过，放了两周后再测眼图发现明显变差，最后定位就是吸湿问题。所以混压设计一定要选低吸湿的材料组合，并且生产后尽快完成封装测试。4. 设计实例：一条完整28Gbps链路的实操记录光讲理论容易飘，我拿一个实际做过的高速互连项目来讲操作过程。项目背景是一个交换机用的背板系统，芯片到芯片链路速率定在28Gbps NRZ，链路总长度约22英寸，要求量产良率达到行业平均水平。整体方案是“子卡+背板+子卡”的三段式结构，子卡到背板之间用高速连接器对接。4.1 第一步：链路损耗预算打表我把链路拆成了若干段，每一段单独估算损耗，然后和协议允许的插损上限对比。实际链路包括两端芯片封装各1.5dB、两个连接器各1.0dB、6个过孔各0.3dB、子卡走线总共6英寸、背板走线总共12英寸。连接器和过孔等固定损耗合计约1.5×2+1.0×2+0.3×6=6.8dB。设计目标上限是18dB，留给走线的额度就是11.2dB。子卡走线6英寸，背板走线12英寸，总共18英寸走线。如果走线平均损耗做到0.6dB/inch，走线总损耗就是10.8dB，加上固定损耗6.8dB，总共17.6dB，勉强在预算内。为了留裕量，我把目标压到单位走线损耗0.5dB/inch，这就意味着背板材料至少要低损耗等级，子卡用改良FR4也能凑合。这样最终选了“子卡改良FR4+背板低损耗材料”的混压组合，成本比整板低损耗材料省了大概三成。4.2 第二步：过孔与背钻的精确设计这个系统背板厚度比较厚，过孔穿透层数多，stub问题是主要风险。我先用仿真软件提取了过孔的S参数，发现未背钻时在15GHz附近有一个明显的谐振坑，深度超过5dB，直接威胁信号质量。决定所有高速过孔全部背钻，并控制背钻后stub长度在5mil以内。为了验证背钻效果，我做了对比仿真：不背钻时，过孔在15GHz处损耗约2.8dB；背钻后同一过孔在相同频率下损耗降到0.8dB，改善将近2dB。这个改善比换更高等级材料带来的收益还要大，但成本却低得多。六颗过孔加起来的改善超过10dB，直接把整个链路的裕量拉了回来。4.3 第三步：layout走线和串扰控制走线层面，我强制要求所有28G差分线走在带状线层，两侧各留至少60mil的隔离地，差分对内线间距严格按叠层阻抗要求，不走长距离绕弯补偿等长。等长补偿采用“锯齿形”绕弯，且绕弯区与邻近走线保持足够间距，避免耦合噪声。玻纤效应这里也做了处理。因为子卡用的改良FR4仍然是传统玻璃布，我让layout工程师在布线时将所有长距离平行走线方向旋转了10度左右，避开玻纤束最规整的方向。这个细节虽然没有直观的仿真数据支撑，但量产批次的一致性确实更好，眼图裕量也更稳定。4.4 第四步：仿真验证与裕量评估整个链路建立仿真模型后，我提取S参数并跑了28Gbps PRBS31码型的眼图。第一次仿真结果眼图高度只有设计要求的70%，明显不够。逐项排查发现是子卡边连接器区域的地孔密度不足，导致连接器焊区回流路径太长。我在连接器周围增加了两排地孔，仿真眼图高度迅速提升到85%以上。这里要特别提醒一点：仿真提取S参数时，不要只看总的插损S21曲线，还要看S11回波损耗和远端串扰。很多时候单看插损是满足的，但回波损耗或串扰超标会让眼图质量大打折扣。最终方案中S11在全频段低于-15dB，串扰低于-30dB，满足了设计规范。4.5 第五步：实测结果与对比板子回来后我第一时间用矢量网络分析仪测了链路的S参数。实测S21和仿真结果吻合度不错，差异主要在高频段多了0.3~0.5dB，属于正常仿真偏差和材料批次差异。用示波器测真实眼图，28Gbps下眼图高度达到设计要求的95%左右，裕量充足。量产阶段我抽取了三批板子测试，眼图参数波动很小。相比之前某个项目直接全部用低损耗材料但过孔stub没处理的项目，这套“普通材料+优化结构”的方案性能反而更好，成本还低了，算是我这几年做得比较满意的案例之一。5. 常见问题与排查技巧实录高速互连设计里踩过的坑太多，我把最典型的几个问题列成一个速查表，方便大家排查时有个抓手：故障现象典型原因排查手法解决对策眼图高度不足、张开度差通道总插损超标逐段测S21，对比损耗预算优化过孔/连接器，必要时升级材料S21曲线上有突然下陷的“坑”过孔stub谐振或连接器内腔体谐振看S21曲线频点，计算stub谐振频率背钻、缩短stub，或更换连接器同一块板子不同通道眼图差异大玻纤效应、走线长度不一致对比不同走线方向的通道倾斜走线、选低玻纤效应材料批量中部分板子性能跳变材料批次差异、压合粗糙度波动换批次验证，和板材供应商沟通增加供应链管控，保留设计裕量温度升高后眼图变差Df随温度升高，吸湿后Df恶化高低温测试，测不同温度下S参数选高Tg低吸湿材料，控制存储环境近端串扰导致噪声叠在眼图上走线间距不够、参考平面不完整测近端串扰强度拉大间距、增加地孔、用带状线回波损耗超标但总插损正常局部阻抗不连续看TDR阻抗曲线调整线宽/过孔补偿结构排查顺序我一般是这样：第一步看S21总插损有没有超预算；第二步看S11回波损耗和TDR有没有明显的阻抗突变；第三步看串扰；最后才考虑均衡和信号处理层面的问题。因为无源互连里，前两类原因占了高速链路问题的大头。还有一个从实际项目里总结的独家经验：在高速连接器附近，很多工程师喜欢把参考平面全部铺铜挖空来减小焊盘寄生电容，但这是个双刃剑。挖空过大，信号回流路径被迫绕行，回流电感增大，反而会造成更大的阻抗不连续。正确做法是“局部挖空+地孔环绕”，让回流路径尽量贴近信号路径。6. 一些实际经验与收尾建议做了这么多高速无源互连项目，我个人的体会是：28Gbps及以上的设计，真正值钱的不是“用什么材料”，而是“怎么把结构做对”。相同预算下，一个背钻充分、走线拓扑合理、连接器区域经过优化的系统，性能往往比“无脑上超低损耗材料但不注意结构细节”的系统高出不少。最后再分享一个小技巧：在设计阶段，提前把损耗预算表发给PCB加工厂和连接器供应商确认，让供应商知道你的裕量要求。很多供应商手里有自己产品的实测S参数数据库，可以帮忙验证你的损耗预算是否合理。别等到投板了才发现选材不合理，那个时候返工的成本要比提前沟通大得多。高速接口的无源互连设计没有银弹，耐心打表、逐段验证、留足裕量，才是真正的“高性价比”之路。