GTM系统架构GTM输入时钟fGTM fSOURCEGTM/GTMDIV;fSOURCEGTM fSPB*2if GTMDIV 0001B, else fSOURCEGTM fSOURCE0fSOURCE0见SCU_CCUCON0.CLKSELGTMDIV见SCU_CCUCON0.GTMDIVGTM cluster时钟输入对于大于4的cluster最大可支持时钟为100MHZ允许的CLS_CLK_DIV是00bcluster禁用和10b时钟分频为2对于小于5的cluster最大支持200MHZ。CLS_CLK_DIV00bcluster is disabled01bcluster is enabled without clock divider10bcluster is enabled with clock divider(fCLS_CLK fGTM/2)11breserveCMU时钟分频CMU_GCLK_ENCLS_CLK经过全局时钟分配器后得到CMU_GCLK_EN.该分频器由两个部分组成CMU_GCLK_NUMCMU Global Clock Control Numerator全局时钟控制分子CMU_GCLK_DENCMU Global Clock Control Denominator全局时钟控制分母则芯片用户手册中TCMU_GCLK_EN(Z/N)*TCLS0_CLK其中(Z:CMU_GCLK_NUM(23:0);N:CMU_GCLK_DEN(23:0);Z,N0)经过换算后fcmu_GCLK_EN fCLS_CLK* CMU_GCLK_DEN/ CMU_GCLK_NUM约束条件当CMU_GCLK_NUM被指定为小于CMU_GCLK_DEN或二者有任意一个被设置为0时CMU硬件断言CMU_GCLK_NUM和CMU_GCLK_DEN均为1.即fcmu_GCLK_EN fCLS_CLK,一般配置为二者相等有利于后续计算CMU_CLK用户手册中的等式如下TCMU_CLK[x](CLK_CNT[x]1)*TCMU_GCLK_EN经过换算后fCMU_CLK[X] fCMU_GCLK_EN/(CLK_CNT[X]1)CMU_CLK6和CMU_CLK7有额外的配置选项CMU_CLK_6/7_CTRL.CLK_SEL可以选择SUB_INC1和SUB_INC2作为时钟信号。CMU_CLK8通过CLK8_EXT_DIVIDER选择CMU_ECLK0_EN或CLS_CLK作为其时钟源。CMU_FXCLK通过CMU_FXCLK_CTRL.FXCLK_SEL选择FXU的输入时钟源如下图所示每个通道分频系数是固定的。CMU_ECLKTCMU_ECLK_EN[z](ECLK[z]_NUM/ECLK[z]_DEN) *TCLS0_CLK换算后FCMU_ECLK_EN fCLS0_CLK*ECLK[z]_DEN/ ECLK[z]_NUMFCMU_ECLK FCMU_ECLK_EN/2